JPS6329545A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

マスタスライス方式を採用する半導体集積回路装置に適
用して有効な技術に関するものである。

〔従来の技術〕

マスタスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの記憶機能、論理機
能を形成することができる。

マスタウェーハは、一つ又は複数の半導体素子によって
形成された基本セルを、第１方向に複数配匿して基本セ
ル列を構成している。基本セルは、例えば、ｐチャネル
Ｍ　Ｉ　Ｓ　ＦＥＴとｎチャネルＭＩＳＦＥＴとからな
ろ相補型Ｍ【５ＦＥＴで構成される。基本セル列は、配
線領域を介在させ、第２方向に所定の間隔で複数配置さ
れている。この種のマスタスライス方式を採用する半導
体集積回路装置は、ユーザからの依頼に対し短時間で製
品を完成させることができる特徴がある。

マスタスライス方式を採用する半導体集積回路装置では
、配線領域を介在させずに、基本セル列を第２方向に敷
き詰める敷詰方式を採用する傾向にある。敷詰方式は、
特に、大規模な論理回路、ＲＯＭ、ＲＡＭ等の記憶回路
を回路ブロック（又はマクロセルと称される）として凝
縮した状態で塔載することができる。つまり１回路ブロ
ックは、配線領域を必要とせずに、基本セル内（若しく
は基本セルで形成した単位論理回路間や単位記憶回路間
）に施す配線だけで構成することができる。

これは１面積の使用効率を高め、マスタスライス方式を
採用する半導体集積回路装置の集積度を向上できる特徴
がある。前記回路ブロック間に施す配線は、所定の基本
セル列を配線領域として形成し、この配ａ領域に施され
る。

前記回路ブロックを構成する個々の基本セルには、基本
セル列上を第１方向に延在する電源電圧配線から電源が
供給される。この電源電圧配線は、チップ周辺部の入出
力バノファ回路上若しくはチップ中央部に延在する主要
電源電圧配線に接続されている。主要ｆｆ１ｉ電圧配線
、電源電圧配線の夫夫は、回路の動作電圧例えば５　［
Ｖ］が印加される電源電圧配線と１回路の接地電圧例え
ばＯ［Ｖ］が印加される基＄電圧用配線とで構成されて
いる。

なお、マスタスライス方式を採用する半導体集積回路装
置については、例えば、日経マグロウヒル社発行、日経
エレクトロニクス、１９８５年６月３日号、ｐｐ１５１
〜１７７に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、かかる技術における検討の結果、次の問題
点が生じろことを見出した。

前述の半導体集積回路袋にでは、回路ブロック内の基本
セル列上の電源電圧配線をそのまま延在させて、主要電
源電圧配線に接続している。回路ブロックと主要電源電
圧配線との間に他の回路を形成するための基本セル列が
配置されている場合、この基本セル列上に前記回路ブロ
ックの電源電圧配線が延在する。このため、この基本セ
ル列は、回路を形成するだけしかできず、回路ブロック
間を接続する信号用配線を施すことができなくなる３つ
まり、配線領域の配置２回路ブロックの配置等に制約を
生じるので、面積の使用効率を低下し、マスタスライス
方式を採用する半導体集積回路装置の集積度を低下させ
るという問題を生じる。

本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置の集積度を向上することが可能な技術を提
供することにある。

本発明の他の目的は、マスタスライス方式を採用する半
導体集積回路装置において、回路の配置又は配線領域の
配置の制約を緩和し、面積の使用効率を向上することが
可能な技術を提供するととにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、次のとおりである。

マスクスライス方式を採用する半導体集積回路装置にお
いて、基本セル列を使用して形成される回路ブロックの
周辺部に、主要電源電圧配線と接続される補強用電源電
圧配線を構成する。

〔作　用〕

上記した手段によれば、前記補強用電源電圧配線から回
路ブロック内若しくはそれ以外の基本セル列に、自由に
電源を供給することができると共に、配線領域の配置９
回路の配置の制約を緩和することができる。したがって
、マスタスライス方式を採用する半導体集積回路装置は
１面積の使用効率を向上し、集積度を向」ユすることが
できろ。

以下、本発明の構成について、本発明を、敷詰方式を採
用する。マスタスライス方式を採用する半導体集積回路
装置に適用した一実施例と共に説明する。

なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例Ｉであるマスタスライス方式を採用する
半導体集積回路装置を第１図（概ＷＩ８構成図）で示す
。

第１図に示すように、マスタスライス方式を採用する半
導体集積回路装置（チップ）１は、周辺部に外部端子（
ポンディングパッド）２及び人出力バッファ回路３が複
数配置されている。

また、半導体集積回路装置ｌの周辺部であって。

人出力バッフ７回路３の上部には１人出力バッファ回路
３を実質的に覆うように主要電源電圧配線４が延在して
いる。主要電源電圧配線４は、主要型′ＦＡ電圧用配線
（Ｖｃｃ）４Ａと、それよりも外周を延在する主要基準
電圧用配線（Ｖｓｓ）４Ｂとで構成されている。主要電
源電圧配線４Ａには、例えば回路の動作電圧５［■］が
印加されている。

主要基準電圧用配線４Ｂには、例えば回路の接地電位０
　［Ｖ］が印加されている。前記入出カバソファ回路３
は、ＭＩＳＦＥＴ、相補型ＭＩＳＦＥＴ、バイポーラト
ランジスタ等で構成されている。

半導体集積回路装置１の中央部には、列方向に所定の間
隔で配置され、行方向に延在する複数の主要？ｔｔ′ｒ
Ｘ電圧配置（主要電源補強用配線）５が設けられている
。主要電源電圧配線５は、主要電源電圧用配線（Ｖｃｃ
）５Ａと主要基！！電圧用配線（Ｖｓｓ）５Ｂとを一組
として構成している。これらの主要電源電圧配線４及び
５は、内部回路に安定な電源を供給するように構成され
ている。

半導体集積回路袋＠１の中央部には、基本セル６が複数
配置されている。基本セル６は、列方向に複数配置され
て基本セル列７を構成する。この基本セル列７は、前記
主要電源電圧配線５間に規定されるように配置されてい
る。換言すれば、主要電源電圧配線５間には、基本セル
列７若しくは列方向に複数の基本セル列７が配置されて
いる。

基本セル列７は、行方向に複数配置されている。

このように構成されるマスタスライス方式を採用する半
導体集積回路装置１は、基本セル６を列方向及び行方向
に複数敷き詰めた、所謂、敷詰方式（又は埋込方式）で
構成される。基本セル列７は、論理回路Ｌ　ｏｇｉｃ、
記憶回路ＲＯＭ、ＲＡＭ等の回路ブロック（マクロセル
）ＭＣを構成することができる。また、基本セル列７は
、必要に応じて配線領域として使用される。配線領域は
、基本セル６で形成される単位論理回路や単位記憶回路
間、又は前記回路ブロックＭＣ間を接続する信号用配線
を通すように構成される。敷詰方式の半導体集積回路装
置１は、回路ブロックＭＣを形成する論理回路Ｌ　ｏｇ
ｉｃ、記憶回路ＲＯＭ、ＲＡＭ等を凝縮して塔載するこ
とができる。特に１回路ブロックＭＣは、基本セル６内
に施す配線だけで論理回路ＬｏＨｉｃ、記憶回路ＲＯＭ
　、　ＲＡ　Ｍ等を構成することができる。つまり、敷
詰方式を採用する半導体集積回路装置１は、信号用配線
の長さを短縮し、極めて高い面積の使用効率を得ること
ができる。

前記基本セル６は、第２図（要部平面図）に示すように
構成されている。基本セル６は、３つのＰチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｐ　１−　Ｑ　ｐ　ｓと、３
つのｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　１〜
Ｑ　ｎ　ｓとからなる相補型Ｍ　Ｉ　Ｓ　ＦＥＴで構成
されている。

ＭＩＳＦＥＴＱＰは、フィールド絶縁膜１０で囲まれた
領域内に、ｎ−型の半導体基板８主面部に設けられたｎ
型ウェル領域９に形成され、ゲート絶縁膜、ゲート電極
１１、ｐ゛型のソース領域及びドレイン領域１２で構成
されている。ＭＩＳＦＥＴ　Ｑ　ｐのソース領域又はド
レイン領域１２は、隣接する他のＭＩＳＦＥＴＱｐのソ
ース領域又はドレイン領域１２（若しくは、ドレイン領
域又はソース領域１２）と一体に構成されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、フィールド絶縁膜
１０で囲まれた領域内に、半導体基板８主面部に設けら
れたＰ型ウェル領域９Ａに形成され、ゲート絶独膜、ゲ
ート電極１１、ｎ゛型のソース領域及びドレイン領域１
３で構成されている。ＭＩｓＦＥＴＱｎのソース領域又
はドレイン領域１３は、隣接する他のＭ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｎのソース領域又はドレイン領域１３（若
しくは、ドレイン領域又はソース領域１３）と一体し；
構成されている。つまり、基本セル６は、３人力Ｎ　Ａ
　Ｎ　Ｄゲート回路を構成できるようになっている。

なお、本発明は、基本セル６を、２人力ＮＡＮＤゲート
回路、４人力Ｎ　Ａ　Ｎ　Ｄゲート回路等を構成できる
ようにしてもよい。

基本セル列７上には、第２図に点線で示すように、？！
！：ｌＪ［三煎ａ１４が延在シテイル、１１！′ｆ！Ｘ
電圧配腺１４は、前記ＭＩＳＦＥＴＱｐ上に列方向に延
在する電源電圧用配線（Ｖｃｃ）１４Ａと、ＭＩＳＦＥ
ＴＱｎ上に列方向に延在する基準電圧用配ａ（ｖｓｓ）
１４Ｂとで構成される。

前記ｆｆｉ源電圧配！１４、基本セル６内の信号用配線
、及び基本セル列７で形成される配ａ領域上において列
方向に延在する信号用配線は、第１層目の配線形成工程
で形成される。前記主要ｆｆ１ｉ！Ｅｌ圧配線４．５及
び配線領域上において行方向に延在する信号用配線は、
第２層目の配線形成工程で形成される。第１、第２層目
の夫々の配線形成工程で形成される配線は、例えば、ア
ルミニウム膜若しくは所定の添加物（Ｃｕ、Ｓ↓）を含
有したアルミニウム膜で形成する。

第３図（要部模写図）で示すように、行方向に配置され
た複数（例えば３列）の基本セル列７で形成される回路
ブロック〜ＩＣの周辺部には、補強用電源電圧配線１５
が設けられている。補強用電源電圧配線１５は、補強用
電源電圧用配線（Ｖｃｃ）１５Ａと補強用基ｉｆ！ｆｆ
ｉ圧用配線（Ｖｓｓ）１５Ｂとを一組として構成されて
いる。補強用電源電圧配線１５は、回路ブロックＭＣの
近傍に延在する主要電ｇ電圧配ａ５（又は４）と同一行
方向に延在しかつそれに接続されている。補強用電源電
圧配線１５は、主要電源電圧配線５と同様に、第２層目
の配線形成工程で形成されている。補強用電源電圧配線
１５と主要電源電圧配線５との接続は、必要に応じて基
本セル列７で形成した配線領域７ａ上を延在する電源供
給配線１６で行われる。電源供給配線１６は、行方向に
延在する信号用配線等と接触しないように、第１層目若
しくは第２層目の配線形成工程のいずれかを選択して形
成される。

この補強用電源電圧前ａ１５には、回路ブロックＭＣ内
の基本セル列７上を延在する電源電圧配線１４が接続さ
れている。この接続は、コンピュータによる自動設計（
ＤＡ）において自由に行える。

また、補強用電源電圧配置１Ａ１５には、前記回路ブロ
ックＭＣ以外の回路（又は回路ブロック）を構成する基
本セル列７Ａ、７Ｂ、７Ｃの夫々の上部に延在する電源
電圧用配線（図示しない）も自由に接続することができ
る。

このように、行方向に配置された複数の基本セル列７で
形成される回路ブロックＭＣの周辺部（周辺の一部）に
、主要電源電圧配線５（又は４）と接続される補強用電
源電圧配線１５を構成することにより、主要＠源電圧配
線５からの電源を電源供給配線１６を通して補強用電源
電圧前ｖＡ１５に一括に供給し、この補強用電源電圧配
線１５がら回路ブロックＭＣ内若しくはそれ以外の基本
セル列７，７Ａ〜７Ｃに、自由に電源を供給することが
できる。特に、第３図に示すように１回路ブロックＭＣ
と主要電源電圧配線５との間に、前記回路ブロックＭＣ
以外の回路を構成する基本セル列７Ａ〜７Ｃが存在する
場合、その基本セル列７Ａ〜７Ｃで回路若しくは配線領
域のいずれかを自由に形成することができる。つまり、
補強用電源電圧配線１５は、基本セル列７Ａ〜７Ｃにお
いて、回路の配置、配線領域の配置の制約を緩和し、面
積の使用効率を向上することができるので、集積度を向
上することができる。

なお、本発明は、所定の基本セル列７（−列の基本セル
列７）で回路ブロックＭＣを構成してもよい。

〔実施例■〕

本実施例■は、回路ブロックの周辺部の全域に補強用電
源電圧配線を構成した、本発明の他の実施例である。

本発明の実施例■であるマスタスライス方式を採用する
半導体簗積回路装置を第４図（要部模写図）で示す。

本実施例Ｈの半導体集積回路装置１は、第４図に示すよ
うに、回路ブロックＭＣの周辺部の全域に補強用型ｇ電
三煎ｖＡ１５を構成している。

このように構成される補強用電源電圧配線１５は、前記
実施例Ｉと略同様の効果を得ることができる。また、補
強用電源電圧配線１５は、回路ブロックＭＣ内の基本セ
ル列７上を延在する電源電圧配線１４の夫々の端部にお
いて接続することができるので、電源電圧配線１４の電
位をより安定化させることができる。

また、第４図に示すように、補強用型ｇ電圧配線１５と
主要電源電圧配線５との接続は１両者間に存在する基本
セル列７Ｂ上を延在する電′ＦＡ電圧配線１４で行うこ
とができる。つまり、前記実施例Ｉの電源供給配線１６
を必要としない。

このように、補強用電源電圧配線１５と主要電源電圧配
線５とを、基本セル列７Ｂ上を延在する電源電圧配線１
４で接続することにより、電源供給配線（実施例１では
符号１６を付けてあ−る）を形成しなくてもよいので、
配線領域を有効に利用することができる。

〔実施例■〕

本実施例■は、主要電源電圧配線に対して補強用型′ｆ
Ａ電圧配線を交差する方向に延在させて構成した、本発
明の他の実施例である。

本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第５図（要部模写図）で示す。

本実施例■の半導体集積回路装置１は、第５図に示すよ
うに、前記実施例！、Ｈの夫々と異なり、主要型′ｔＸ
電圧配線５が列方向に延在するように構成されている。

回路ブロックＭＣの周辺部には、主要電源電三煎ａ５と
交差する方向に延在する補強用型ｇ電圧配線１５が構成
されている。補強用電′ｒＸ電三煎ａ１５は、それと一
体に形成された電源供給配線１６を介在して、主要電源
電圧配線５に接続されている。

このように構成される補強用電源電圧配線１５は、主要
電源電圧配線５の延在方向に関係なく、前記実施例Ｉと
略同様の効果を得ることができる。

〔実施例■〕

本実施例■は１回路ブロック内を主要電源電圧配線が延
在するように構成された、本発明の他の実施例である。

本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第６図（要部模写図）で示す。

本実施例■の半導体集積回路装置１は、第６図に示すよ
うに、回路ブロックＭＣ内を主要電源電圧配置ｓが延在
するように構成されている。換言すれば、回路ブロック
ＭＣは、主要電源電圧配線５の両側部にそれを跨って配
置されている。補強加電′ｔＡ電圧配線１５は、前記実
施例Ｉ乃至■と同様に１回路ブロックＭＣの周辺部に構
成される。

このように構成される補強用電源電圧配線１５には、回
路ブロックＭＣの基本セル列７と同一列方向に配置され
るそれ以外の基本セル列７Ｄ、７Ｅ、７Ｆの夫々の上部
を延在する電源電圧配線１４が接続できるように構成さ
れている。つまり、基本セル列７Ｄ〜７Ｆ上の？２［電
圧配線１４は、回路ブロックＭＣ上を通して（列方向に
延在させて）主要型′ＦＡ電圧配線５と接続することが
できないので、補強用電源電圧配線１５を通して主要電
源電圧配線５に接続できるように構成されている。

したがって、基本セル列７Ａ〜７Ｄは、前記実施例１と
略同様に１回路若しくは配線領域のいずれかを自由に形
成することができるので、集積度を向−ヒすることがで
きる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば１本発明は、行方向における各基本セル列間に配
線領域を介在させたマスクスライス方式を採用する半導
体集積回路装置に適用することができろ。

また、本発明は、配線形成工程を施すだけで所定の論理
回路、記憶回路を構成するマスタスライス方式を採用す
る半導体集積回路装置の他に、基本セルつまりトランジ
スタから設計されるマスタスライス方式（又はスタンダ
ードセル方式）を採用する半導体集積回路装置に適用す
ることができる。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

マスタスライス方式を採用する半導体集積回路装置にお
いて、基本セル列を使用して形成される回路ブロックの
周辺部に、主要電源電圧配線と接続される補強用電源電
圧配線を構成することにより、前記補強用電源電圧配線
から回路ブロック内若しくはそれ以外の基本セル列に、
自由に電源を供給することができると共に、配線領域の
配置。

回路の配置の制約を緩和することができる。

この結果、マスタスライス方式を採用する半導体集積回
路装置は、面積の使用効率を向上し、集猜度を向上する
ことができる。

【図面の簡単な説明】

第１図は、本発明の実ｔ′Ｎ、例Ｉであるマスタスライ
ス方式を採用する半導体集積回路装置の概略構成図、 第２図は、第１図に示す半導体集積回路装置の要部平面
図。 第３図は、第１図に示す半導体集積回路装置の要部模写
図、 第４図は１本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の要部模写図。 第５図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の要部模写図、 第６（４は、本発明の実施例■であるマスタスライス方
式を採用する半導体集積回路装置の要部模写図である。 図中、１・・・半導体集積回路装置、２・・外部端子、
３・・・人出力バッフ７回路、４，５・・主要電源電圧
配線、６・・・基本セル、７・・基本セル列、１４・・
・電源電圧配線、１５・・・補強用ｆｆｉ源電圧電圧配
線６・・・電源供給配線、ＭＣ・・回路ブロックである
。 第１図

Claims (1)

1. 【特許請求の範囲】 １、第１方向に基本セルを複数配置した基本セル列が、
   第１方向と交差する第２方向に複数配置されたマスタス
   ライス方式を採用する半導体集積回路装置において、前
   記所定の基本セル列若しくは第２方向に配置された複数
   の基本セル列を使用して形成される回路ブロックの周辺
   部に、チップ周辺部若しくはチップ中央部に設けられた
   主要電源電圧配線と接続される補強用電源電圧配線を構
   成したことを特徴とする半導体集積回路装置。 ２、前記補強用電源電圧配線は、前記回路ブロックの周
   辺部の一部若しくは全部に構成されていることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路装置
   。 ３、前記補強用電源電圧配線と主要電源電圧配線との間
   部には、前記回路ブロック以外の回路を構成する基本セ
   ル列若しくは複数の基本セル列が配置されていることを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。 ４、前記補強用電源電圧配線には、前記回路ブロック又
   は該回路ブロック以外の回路を構成する基本セル上を延
   在する電源電圧配線が接続されていることを特徴とする
   特許請求の範囲第３項に記載の半導体集積回路装置。