KR920010982B1 - 전원선들의 향상된 배열을 갖는 반도체 집적회로 장치 - Google Patents

전원선들의 향상된 배열을 갖는 반도체 집적회로 장치 Download PDF

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Abstract

내용 없음.

Description

전원선들의 향상된 배열을 갖는 반도체 집적회로 장치
제1도는 종래의 집적회로 칩의 평면도.
제2도는 본 발명의 첫 번째 바람직한 실시예의 평면도.
제3도는 제2도에 도시한 선 Ⅲ-Ⅲ을 따라 얻은 단면도.
제4도는 첫 번째 실시예에 따라 기능블록에 관련된 로컬(local)전원의 배선을 도시한 상세한 도.
제5a도 내지 제5f도는 CAD의 사용에 의해 전원선들을 자동적인 경로선택의 방식을 도시한 도.
제6도는 본 발명의 두 번째 바람직한 실시예의 평면도.
제7도는 본 발명이 세 번째 바람직한 실시예의 평면도.
제8도는 본 발명의 네 번째 바람직한 실시예에 따라 기능블록에 관련된 주 전원선들의 배선을 도시한 도.
제9도는 본 발명의 다섯번째 바람직한 실시예에 따라 기능블록에 관련된 주 전원선들의 배선을 도시한 도.
제10도는 기능블록에 관련된 로컬 전원선들의 배열의 변동을 도시한 도.
제11도는 RAM 등의 매크로우 셀들을 제공하는 기능블록에 관련된 전원선들의 배열의 도.
제12도와 제13도는 제11도에 도시한 배열의 변동의 도.
제14도는 제11도에 도시한 배열의 다른 변동의 도.
제15도는 제11도에 도시한 배열의 아주 다른 변동의 도.
본 발명은 일반적으로 전원선들의 향상된 배열을 갖는 반도체 집적회로 장치에 관한 것이다. 특히, 본 발명은 표준 전지형 LSI(대규모 집적회로)의 경로선택 전원선들에서의 개선에 명백할 것이다.
LSI칩들이 소비전력은 집적밀도와 고동작의 증가로 증가하는 경향이 있다. 특히, 미세한 배선형은 전기이동에서의 저항을 저하시키고 LSI 칩들의 수명을 줄인다. 이점으로부터, 효과적이고 효율적인 전원은 확실한 LSI 칩들을 제조하는 것이 필요하다. 더욱이, 컴퓨터 이용설계(CAD)의 사용에 의한 전원선들의 자동적인 경로선택은 LSI 칩들을 설계하기 위해 그것을 갖는 시간을 감소시키는 것이 필요하다.
제1도는 종래의 표준셀형 LSI 칩의 평면도이다. 제1도에 의거하여, 칩은 주(첫째) 전원선들 1-6, 둘째 또는 보조 전원선들 7-16, 기능블록도(묘듈들) 17-20, 입/출력(I/O) 회로블럭 21을 포함한다. 기능블록들 17-20은 각 논리들을 제공한다. 예를들면, 산술논리장치(ALU)는 기능블록에 의해 형성된다. 기능블록 19는 NAND 회로를 각 제공하는 기본 셀 어레이 22를 포함한다. 주 전원선들 1-6은 I/O 회로블록 21에 제공된 전원단자(도시하지 않았음)로부터 근접한 기능블록들 17-20에 연장된다. 보조전원선들 7-14는 거기에 근접한 주 전원선들로부터 기능블록들 17-20으로 연장된다. 기능블록들 17-20의 각각에서, 보조전원선들 15와 16은 단위 셀 어레이 22와 보조전원선들 7-14를 결합한다. 위의 단위 셀 어레이 22를 연장한 보조전원선들은 전력으로 단위 셀 어레이 22의 각각에 공급한다.
그러나, 제1도에 도시한 전원선들의 종래의 배선은 다음의 단점들이 나타난다. 첫째, 주 전원선들 1-6의 경로선택이 없고 게다가 주 전원선들 1-6과 I/O회로 블록 21사이의 결합이 없기 때문에 CAD를 통하여 전원선들을 자동적으로 통과하는 것이 매우 어렵다. 둘째, 주 전원선들 1-6의 증가한 수 또는 두꺼운 주 전원선들 1-6은 기능 블록들 17-20에 충분한 전력을 공급하는 것이 필요하다. 이 배열은 자동의 경로선택 전원선들에 대하 안전하지 않다.
셋째, 충분한 전력이 기능블록들 17-20에 공급될지라도, 셀들은 각 어레이의 중앙에 위치하거나 그의 부근은 만약 보조전원들의 폭이 충분한 전력으로 단위 셀 들에 공그바기에 충분하지 않는다면 충분한 전력으로 공급되지 않는다.
전원선들의 배선의 향상에 명확한 집적회로 칩은 일본 공개 특허 출원 번호 59-207641에 공보되었다. 모체(mother) 전원선은 다수의 기능블록도들이 형성된 전체 내부 영역을 에워싸도록 배열된다. 첫째 방향(측면 방향)으로 확장하는 주 전원선들은 모체전원선의 반대 부분을 연결하기 위하여 배열된다. 각각의 기능블록들의 반대측으로 확장하는 지지전원선들은 지지전원선들 또는 지지전원선들과 모체전원선들 사이에 연결하기 위하여 첫째 방향에 직각인 두 번째 방향으로 배열된다. 단위 셀 어레이와 전력을 제공하는 전원선들은 각 기능블록의 양측에 배열된 지지전원선들을 연결하기 위하여 확장된다.
그러나, 단위 셀 어레이들은 단지 두 번째 방향으로 확장하는 지지전원선들을 연결하기 위하여 제공된 전원선들을 통하여 단지 전력으로 공급된다. 그러므로, 루트 전원선들에서의 자유도는 낮다. 다른 말로, 전원선들의 전술된 배열은 CAD를 통하여 경로선택의 자동 설계에 대해 적합하지 않다. 더욱이, 동일이유로, 전원선들 위의 균일한 전류의 분배를 구성하는 것이 매우 어렵다.
따라서, 본 발명의 일반목적은 전원선들의 향상된 배열을 갖는 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 특정한 목적은 CAD의 사용에 의한 자동의 경로선택 설계에 대해 적합한 전원선들의 향상된 밸열을 갖는 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 기능블록들에게 필요한 전력을 가능한 균일하게 공급하는 전원선들의 향상된 배열을 갖는 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 위의 목적들은 반도체 칩의 내부 영역에 배열되고 각 논리동작을 각각 실행하는 다수의 기능블록들로 이루어진 반도체 집적회로 장치에 의해 성취될 수 있고, 첫 번째 전원선들은 내부 영역을 둘러싸기위하여 배열되고, 폐루프선이다. 두 번째 전원선들은 칩들위의 기능블록들을 각각 둘러싸기 위하여 각 기능블록들을 제공하기 위한 것이고, 각각 페루프선이다. 세 번째 전원선들은 기능블록들에 대해 두 번째 전원선들을 상호적으로 연결하고 두 번째 전원선들과 첫 번째 전원선들을 연결한다. 각 전위차에 대해 언급된 구조를 제공하는 것이 바람직하다. 즉, 반도체 집적회로 장치는 각 논리동작을 실행하는 다수의 기능블록들로 이루어졌고 반도체 칩위의 내부 영역에 배열되고, 첫 번째 고전위 전원선은 내부 영여을 둘러싸기 위하여 배열되고, 폐루프선이다. 두 번째 고전위 전원선들은 칩 위의 각 기능블록들을 둘러싸기 위하여 각 기능블록들에 대해 제공하고, 각 폐루프선이다. 세 번째 고전위 전원선들은 기능블록들에 대해 두 번째 고전위 전원선들을 상호적으로 연결하고, 두 번째 고전위 전원선들과 첫 번째 고전위 전원선들을 연결한다. 더욱이, 이 장치는 내부 영역을 둘러싸기 위하여 배열된 첫 번째 저전위 전원선을 포함하고, 첫 번째 저전위 전원선은 폐루프선이고, 두 번째 저전위 전원선들은 각 폐루프선인 칩 위의 기능블록들을 둘러싸기 위하여 각 기능블록들에 대해 제공한다. 세 번째 저전위 전원선들은 기능블록들에 대해 두 번째 저전위 전원선들을 상호적으로 연결하고, 두 번째 저전위 전원선들과 첫 번째 저전위 전원선들을 연결한다.
본 발명의 추가된 목적, 특징과 장점은 첨부된 도면과 함께 읽혀질 때 다음의 상세한 설명으로부터 뚜렷해질 것이다.
제2도에 의거하여 본 발명의 첫 번째 바람직한 실시예를 설명한다. 제2도에 의거하여, 집적회로 칩100은 ALU 또는 RAM 등의 4개의 기능블록들(모듈들) 17-20을 포함한다. 폐루프선들에 의해 형성된 주 전원선들(지금부터 간단히 주선들이라 칭함) 23-26은 기능블록들 17-20을 각각 둘러싸기 위하여 배열된다. 다수의 부전원선들(지금부터 부선들이라 간단히 칭함) 27은 X와 Y 방향으로 확장하고, 기능블록들 17-20의 근처에 주선들 23-26을 연결하기 위하여 배열된다. 예를들면, 기능블록 17에 대한 주선 23은 Y방향으로 확장한 부선들 27을 통하여 기능블록 19에 대한 주선 25에 연결되고, X방향으로 확장한 부선들 27을 통하여 기능블록 18에 대한 주선 24에 연결된다. 유사하게, 기능블록 18에 관련된 주선 24는 Y방향으로 확장한 부선들 27을 통하여 주선들 25와 26 둘다에 연결된다. 더욱이, 부선들 27은 칩100의 끝을 따라 놓여진 트런크(trunk)선 29에 주선들 23-26을 연결하고, I/O 회로블럭 21과 기능블록들 23-26 사이에 위치한다. I/O 회로블록 21에 제공된 전원패드(pad)들 30은 트런크 전원선 20에 전기적으로 연결된다. 선 A는 I/O 회로블럭 21과 기능블록들 17-20이 위치하는 내부 영역의 가상경계를 나타낸다.
트런크 전원선 29에 의해 둘러싸인 내부 영역에 제공된 기능블록들 17-20은 다음과 같이 형성된다. 다수의 단위 셀 어레이들 22(제2도에서 편의상 단지 2개의 어레이를 도시하였다)는 X방향으로 제공한다. 단위 셀들의 각각은 NAND 회로등의 논리장치를 형성한다. 기능블록 19에 관련된 첫 번째 로컬(부) 전원선들(지금부터 첫 번째 로컬선들이라 간단히 칭함) 28은 Y방향으로 확장하고 X방향으로 확장한 부선 25의 반대부분 25a와 25b사이에 연결된다. 파선에 의해 도시한 첫 번째 로컬선들 28은 소정의 일정한 간격으로 배열한다. 양자택일로, 인접한 첫 번째 로컬선들 28의 차이설정은 간격들 차이로 배열된다. 두 번째 로컬 전원선들(지금부터 두 번째 로컬선들이라 간단히 칭함) 32는 X방향으로 확장하고 Y방향으로 확장한 부선 25의 반대부분 25c와 25d 사이에 연결한다. 두 번째 로컬선들 32는 인접한 단위 셀 어레이들 22또는 각각의 단위 셀 어레이들 22와 부선 25 각각의 부분 25a와 25b 사이에 삽입한다. 두 번째 로컬선들 32이 수는 제2에 도시한 것과 같이 하나에 한정하지 않는다. 두 번째 로컬선들 32의 이진수는 인접한 단위 셀 어레이들 22 또는 X방향으로 확장한 주선들 25의 부분 25a와 25b를 직면하는 단위 셀 어레이 22의 각각의 측면 사이에 배열될 것이다. 세 번째 로컬 전원선들(지금부터 세 번째 로컬선들로서 간단히 칭함) 33은 X방향으로 확장되고 단위 셀 어레이들 22에 형성된 절연층(도시하지 않았음)에 놓여진다. 세 번째 로컬선들 33은 Y방향으로 확장한 부선 25의 반대부분 25c와 25d 사이에 연결된다. 흑점은 바이어(via) 홀들을 (통하여 또는 접촉하는) 나타낸다. 예를들면, 첫 번째 로컬선들 28은 바이어 홀들을 통하여 단위 셀들과 접촉하고 바이어 홀들을 통하여 첫 번째와 두 번째 로컬선들 32 및 33과 접촉한다. 바이어 홀들은 다른 방향 교차로 확장하는 교차점에 형성되거나, 그의 근처에 형성될 것이다.
제3도는 제2도에 도시한 선 Ⅲ-Ⅲ를 따라 얻은 단면도이다. 절연층 35는 반도체 기판 39에 형성된 단위 셀 어레이들 22 위에 놓여진다. 두 번째와 세 번째 로컬선들 32와 33은 바이어 홀들 36을 통하여 해당하는 단위 셀 어레이들 22와 접촉한다.신호선들 38은 절연층 35에 또한 성형된다. 하부층 레벨에 놓여진 두번째와 세번째 로컬선들 32와 33, 신호선들 38은 Y방향으로 확장한 첫 번째 로컬선 29이 형성되는 절연층 36에 의해 덮혀진다. 상부층 레벨에 놓여진 첫 번째 로컬선 28은 절연층 36에 형성된 바이어 홀들 37을 통하여 두 번째와 세 번째 로컬선들 32와 33과 접촉한다. 트런크 전원선 29(제3도에 도시되지 않았음)는 상부 또는 하부층 레벨에 위치한다.
부선들 27은 로컬선들 28,32 및 33보다 광범위하고 주선들 23-26 부선들 27보다 광범위하다. 예를들면 W1 : W2 : W3은 8 : 4 : 1로 설정되고 여기서 W1은 각 주선의 폭이고, W2는 각 부선의 폭이고, W3은 각 로컬선의 폭이다.
주선들 23-26, 부선들 27, 로컬선들 28,32 및 33은 전원전압 VDD와 동일한 동일 위치이다. 전원전압 VSS와 동일한 전원선들의 전위차는 제4도에 도시한 것과 같이 VDD의 전원선들과 같은 방법으로 배열된다. 제4도에 도시한 배열은 여러 레벨층 구조의 사용에 의해 성취될 수 있다.
제5a도를 통하여 제5f도에 의거한 CAD의 사용에 의해 전원선들의 배선을 설계하기 위한 절차의 설명을 하기로 한다. 제5a도에 의거하여, 칩 100이 기능블록들 17-20의 배선이 결정된다. 제5a도를 통하여 제5f도에 도시한 기능블록들 17-20의 도시한 영역은 편의상 동일크기이다. 다음, 제5b도에 도시한 것과 같이, 기능블록들 17-20의 각각에 배열된 내부 전원선들이 설계된다. 즉, 첫 번째, 두 번째와 세 번째 로컬선들 28, 32와 33의 배선이 결정된다. 동시에, 기능블록들 17-20에서의 신호선들 38(제3도)의 배열이 결정된다. 그런다음, 제5d도에 도시한 것과 같이, 기능블록들 17-20 주위에 배열된 주선들 23-26이 결정된다. 그후에, 제5d도에 도시한 것과 같이, 첫 번째 내지 세 번째 로컬선들(전원단자)을 연결한 선들은 기능블록들 17-20에 제공되고 관련된 주선들 23-26은 통과한다. 그후에, 기능블록들 17-20 사이의 신호선들의 배선이 결정된다. 그 다음에, 제5e도에 도시한 것과 같이, 부선들 27은 주선들 23-26에 연결하기 위하여 통과한다. 마지막으로, 제5f도에 도시한 것과 같이, 트런크 전원선 29와 주선들 17-20을 연결한 부선들 27을 통과한다. 언급한 절차는 실제의 제조절차로부터 약간 다르다.
동일 참조 번호들로 주어진 제2도에 도시한 동일한 그것들인 그것들의 부분들로 제6도에 의거하여 본 발명의 두 번째 실시예를 설명한다. 두 번째 실시예의 중요한 특징은 기능블록들 17-20이 형성되는 내부영역을 둘러싸기 위하여 트런크 전원선 29를 따라 배열된 전원선 41 그것이다. 전원선 41은 칩의 전원선들의 전압(전류)의 분배를 균일하도록 작용한다.
제7도는 본 발명의 세 번째 실시예의 도형이다. 제7도에서, 제2도와 제6도에서의 그것과 동일한 부분들은 동일 참조번호들로 주어졌다. 세 번째 실시예의 중요한 특징은 전원선 42가 기능블록들 17와 18를 둘러싸기 위하여 배열되고 전원선 42이 기능블록들 19와 20을 둘러싸기 위하여 배열되는 그것이다. 세 번째 실시예는 두 번째 실시예와 같이 동일 장점을 나타낼 수 있다.
제8도는 본 발명의 네 번째 바람직한 실시예에 따라 기능블록에 관련된 주 전원선들의 배선을 도시한 도형이다. 제8도에 의거하여, 주전원선 45는 주선 25에 추가하여 기능블록 19를 둘러싸기 위하여 배열된다. 주선45는 기능블록19로부터 확장한 로컬선들에 연결된다. 제8도에 도시한 배열은 다른 기능블록들 17, 18 및 20에도 적절하다. 네 번째 실시예의 배열은 칩의 전원선들의 전압(전류)의 분배를 균일하게 만든다.
제9도는 본 발명의 다섯 번째 바람직한 실시예에 따른 배선을 도시한 도형이다. 제9도에 의거하여, 주전원선 46은 Y방향으로 확장한 브렌치(brench)선들 46a와 46b를 갖는다. 다른말로, Y방향으로 확장한 선 부분의 각각은 이중의 부분을 통하여 전류흐름의 많은 양의 그것으로 기대된다. 틈은 넓은 선들로 쉽게 발생하기 때문에 단일의 넓은 선에 의하여 부분 45a와 또는 45b등의 이중선 부분을 대신하는 것은 바람직하지 못하다. 양자택일로, 단일 브렌치 선 46a 또는 46b을 사용하는 것이 가능하다. 추가된 브렌치는 루프의 다른 끝에 브렌치들 45a와 46b에 추가하여 사용될 것이다.
제10도는 X방향으로 확장한 로컬 전원선들의 변동을 도시한 도형이다. X방향으로 확장한 로컬 전원선들 49는 채널영역의 데드(dead)부분에 제공된다. 로컬 전원선들 49는 기능블록 19에 균일한 접압(전류)의 분배를 하도록 제공한다. 제10도의 배열은 다른 기능블록들에 적합하다.
제11도는 기능블록 19가 RAM등의 매크러우셀을 갖는 경우에 기능블록 19와 관련된 전원선들의 배열을 도시하였다. 단위 셀 어레이들 22와 함께 기능블록 19에 제공된 RAM은 주선 25와 부선들 50,51의 부분에 의해 둘러싸여진다. 부선들 50의 51은 Y와 X방향으로 확장된다. 부선 50은 부선 27과 같은 동일 폭을 갖고, 부선 51은 로컬선들 32,33, 및 28 각각과 같은 동일 폭을 갖는다. 로컬선들 52는 RAM과 주선 25의 전원단자를 연결하기 위하여 제공된다. 더욱이, 로컬선들 52는 RAM과 부선들 50 및 51의 전원단자를 연결하기 위하여 제공한다. 이 경우에, X방향으로 확장된 로컬선들 33a와 32b는 부선 50에 연결된다. 제11도에 도시한 배열은 RAM등의 메크러우셀이 기능블록에 제공될지라도 자동적으로 통과한다.
제12도는 제11도에 도시한 배열의 변동을 도시하였다. 제11도에 도시한 부선 50은 Y방향으로 확장한 2개의 부선 50a와 50b에 의해 형성된다. 유사하게, 제11도에 도시한 부선 51은 2개의 부선 51a와 51b에 의해 형성된다. 부선들 50과 51의 증가한 수는 그것을 충분한 전력으로 RAM에 공급하는 것을 가능케 한다. 부선들 50의 수는 중요한 전력과 비교하여 부선들 51의 의존하지 않는 수를 임의적으로 선택할 수 있다. 제13도에서, 부선 51은 단일선이다.
제14도와 제15도는 제11도에 도시한 배열의 다른 변동을 도시하였다. 제14도와 제15도 각각에 도시한 RAM은 제11도에 도시한 RAM으로부터 다르게 위치한다. 제14도에 도시한 RAM은 주선 25와 부선들 50과 51의 부분에 의해 둘러싸여진다. 제14도에 도시한 RAM의 전원단자들은 로컬선들 52를 통하여 주선 25와 부선들 50 및 51에 연결된다. 제15도에 도시한 RAM은 부선들 53 및 54에 의해 둘러싸여진다. RAM의 전원단자들은 X방향으로 확장한 로컬선들 52를 통하여 부선 54에 연결된다. 선들 52의 각각은 부선 27과 같은 동일 폭을 갖는다.
본 발명은 언급한 실시예에 제한하지 않고, 변동과 수정은 요구한 발명의 영역과 다르지 않게 만들어질 것이다.

Claims (19)

  1. 반도체 칩 위의 내부영역에 배열되고 각각의 논리동작을 실행하는 다수의 기능블록들과 ; 페-루프선이고, 상기 내부영역을 둘러싸기 위하여 배열된 첫 번째 전원선과 ; 페-루프선이고, 상기 칩 위의 각각의 기능블록들을 둘러싸기 위하여 각각의 기능블록들에 대해 제공된 두 번째 전원선들과 ; 상기 두 번째 전원선들과 상기 첫 번째 전원선을 연결하고 상기 기능블록들에 대해 상기 두 번째 전원선들을 상호 연결하는 세 번째 전원선들로 이루어진 반도체 집적회로 장치.
  2. 청구범위 제1항에 있어서, 상기 기능블록들의 각각의 논리장치를 각각 형성하는 단위 셀들을 각각 포함하는 다수의 어레이들을 포함하고, 단위 셀들이 상기 네 번째 전원선들을 통해 전력으로 공급하기 위하여 상기 두 번째 전원선들의 관련된 하나의 반대부분 사이에 연결되고 상기 어레이들 각각의 방향에 직각인 방향으로 확장된 다수의 네 번째 전원선들로 더 이루어진 반도체 집적회로 장치.
  3. 청구범위 제2항에 있어서, 상기 단위 셀들이 상기 네 번째 전원선들 뿐만 아니라 다섯 번째 전원선들을 통해 전력으로 공급하기 위하여 상기 두 번째 전원선들의 관련된 하나의 반대부분 사이에 연결되고 각각의 상기 어레이들고 같이 동일방향으로 확장된 다수의 다섯 번째 전원선들로 이루어진 반도체 집적회로 장치.
  4. 청구범위 제3항에 있어서, 상기 다섯번째 전원선들이 상기 어레이들 중에서 인접한 어레이들 사이에 배열된 전원선들을 포함하는 반도체 집적회로 장치.
  5. 청구범위 제3항에 있어서, 상기 다섯번째 전원선들이 위의 상기 어레이들을 확장하는 전원선들을 포함하는 반도체 집적회로 장치.
  6. 청구범위 제3항에 있어서, 상기 네 번째와 다섯 번째 전원선들이 다른층 레벨에 형성되고 바이어 홀들을 통하여 서로 접촉하는 반도체 집적회로 장치.
  7. 청구범위 제1항에 있어서, 상기 두 번째 전원선들이 서로 평행하게 확장하는 첫 번째 선과 두 번째 선을 형성한 양쪽 부분을 포함하는 반도체 집적회로 장치.
  8. 청구범위 제1항에 있어서, 상기 세번째 전원선들을 통하여 상기 첫번째와 두번째 전원들에 연결되고, 상기 첫번째 전원선을 따라 확장하고 상기내부 영역을 둘러싸기 위하여 배열된 여섯번째 전원선으로 이루어진 반도체 집적회로 장치.
  9. 청구범위 제1항에 있어서, 상기 기능블록들이 다수의 그룹들에 분류되고, 상기 세 번째 전원선들에 의해 상기 첫 번째와 두 번째 전원선들에 연결된 기능블록들의 각각의 상기 그룹들에 대해 제공되고, 기능블록들의 상기 그룹들의 각각에 둘러싸기 위하여 배열된 일곱 번째 전원선으로 이루어진 반도체 집적회로 장치.
  10. 청구범위 제1항에 있어서, 상기 세 번째 전원선들에 의해 상기 첫 번째와 두 번째 전원선들에 연결된 상기 각각의 기능블록들에 대해 제공되고, 상기 두 번째 전원선들의 관련된 하나를 따라 확장하고 상기 기능블록들의 각각을 둘러싸기 위하여 배열된 여덟 번째 전원선으로 이루어진 반도체 집적회로 장치.
  11. 청구범위 제1항에 있어서, 상기 첫 번째 전원선들이 상기 두번째 전원선들보다 폭이 넓은 반도체 집적회로 장치.
  12. 청구범위 제1항에 있어서, 상기 두 번째 전원선들이 상기 세번째 전원선들보다 폭이 넓은 반도체 집적회로 장치.
  13. 청구범위 제1항에 있어서, 상기 첫 번째, 두 번째와 세번째 전원선들이 동일 위치에 있는 반도체 집적회로 장치.
  14. 청구범위 제4항에 있어서, 2개 이상의 전원선들이 단위 셀들의 인접한 어레이들 사이에 배열된 상기 네 번째 전원선들을 포함하는 반도체 집적회로 장치.
  15. 반도체 칩 위에 내부영역이 배열되고 각각의 논리동작을 각각 실행하는 다수의 기능블록들과 ; 페루프 선이고, 상기 내부영역을 둘러싸기 위하여 배열된 첫 번째 고전위 선과 ; 페루프 선이고, 상기 칩 위에 각각의 기능블록들을 둘러싸기 위하여 각각의 기능블록들에 대해 제공된 두 번재 고전위 전원선들과 ; 상기 첫 번째 고전위 전원선과 상기 두 번째 고전위 전원선들을 연결하고, 상기 기능블록들에 대해 상기 두 번째 고전위 전원선들을 상호 연결한 세 번째 고전위 전원선들과 ; 페루프 선이고, 상기 내부영역을 둘러싸기 위하여 배열된 첫 번째 저전위 전원선과 ; 페루프 선이고, 상기 칩 위에 각각의 기능블록들을 둘러싸기 위하여 각각의 기능블록들에 대해 제공된 두 번째 저전위 전원선들과 ; 상기 첫 번째 저전위 전원선과 상기 두 번째 저전위 전원선들을 연결하고, 상기 기능블록들에 대해 상기 두 번째 저전위 전원선들을 상호 연결하는 세 번째 저전위 전원선들로 이루어진 반도체 집적회로 장치.
  16. 청구범위 제15항에 있어서, 상기 기능블록들의 각각이 논리장치를 각각 형성하는 단위 셀들을 포함하는 다수의 어레이들을 포함하고, 상기 두 번째 고전위 전원선들의 관련된 하나의 반대부분 사이에 연결되고 상기 어레이들의 각각의 방향에 직각인 방향으로 확장된 다수의 네 번째 고전위 전원선들과, 상기 두 번째 저전위 전원선들의 관련된 하나의 반대부분 사이에 연결되고 상기 어레이들의 각각의 방향에 직각인 방량으로 확장된 다수의 네 번째 저전위 전원선들로 더 이루어진 반도체 집적회로 장치.
  17. 청구범위 제16항에 있어서, 상기 두 번째 고전위 전원선들의 관련된 하나의 반대부분 사이에 연결되고 상기 어레이들의 각각과 같은 동일방향으로 확장된 다수의 다섯 번째 고전위 전원선들과, 상기 두 번째 고전위 전원선들의 관련된 하나의 반대부분 사이에 연결되고 상기 어레이들의 각각과 같은 동일 방향으로 확장된 다수의 다섯 번째 저전위 전원선들로 더 이루어진 반도체 집적회로 장치.
  18. 청구범위 제17항에 있어서, 상기 다섯 번째 고전위 전원선들이 상기 다수의 어레이들 중에서 인접한 어레이들 사이에 배열된 전원선들을 포함하고, 상기 다섯 번째 저전위 전원선들이 상기 다수의 어레이들 중에서 인접한 어레이들 사이에 배열된 전원선들을 포함하는 반도체 집적회로 장치.
  19. 청구범위 제16항에 있어서, 상기 다섯 번째 고전위 전원선들이 위의 상기 어레이들을 확장한 전원선들을 포함하고, 상기 다섯 번째 저전위 전원선들이 위의 상기 어레이들을 확장한 전원선들을 포함하는 반도체 집적회로 장치.
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