JPH07123139B2 - 半導体論理集積回路装置のレイアウト方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体論理集積回路装置のコンピュータを利
用した自動レイアウト方法に係り、特に階層的に回路ブ
ロックをレイアウトする場合の電源線の布線方法に関す
る。

（従来の技術） 半導体論理集積回路の大規模化，少量多品種化に伴い、
その設計をコンピュータを利用して行なう技術が重要に
なっている。特に回路を構成する論理素子の配置および
論理素子間の配線等のレイアウト設計はコンピュータ利
用に適した分野である。

論理集積回路の自動レイアウト方法の一つとして、ビル
ディング・ブロック方式が従来より用いられている。し
かしこの方式では、回路ブロックを構成する論理素子数
の増大に伴い、配置配線に要する時間が非常に長いもの
となってきている。これに対して、回路ブロックを階層
的に分割してレイアウトする手法が提案されている（例
えば、北沢，安達，上田「大規模レイアウトプログラ
ム:ALPHA−II」情報処理学会設計自動化研究会資料19−
4,1983参照）。回路ブロックを階層的に配置する場合、
各回路ブロック内をポリセル方式（スタンダードセル方
式）により、また回路ブロック間をジェネラルセル方式
でレイアウトするのが一般的である。ところで電源線
（接地線を含む，以下同様）は、ポリセル方式では論理
セルを列状に配置することで直線的に配線されるが、ジ
ェネラルセル方式では配置される複数の回路ブロック間
を通って配線しなければならず一般に屈曲配線となる。

第４図は従来の階層的回路ブロックを用いた論理集積回
路での電源線レイアウト例を模式的に示す。11は半導体
チップであり、この上に複数の回路ブロック14が配置さ
れている。各回路ブロック14内は、ポリセル方式で複数
の論理セルからなるセル列13が配列形成されている。そ
して各回路ブロック14間の配線時に、これらに電源を供
給する電源線12が同時に配線される。

この様な従来の階層構造論理集積回路には、次のような
問題がある。第１に、回路ブロック間の配線処理が非常
に難しくなる。即ち回路ブロックの電源線は回路ブロッ
ク間の配線領域に信号線と共に配線されるため、信号配
線に影響を与える。一般に電源線は信号線に比べて幅が
広く、従って幅の異なる配線を混在させて配線処理をす
る必要があり、自動配線のプログラムを作成することが
困難になる。第２に、配線領域を無駄に使用することに
なる。即ち大きさの異なる回路ブロック間に設ける電源
線は必然的に不規則な形状になり、第４図に示すように
各所に屈曲部ができる。そして電源線は幅が広いので屈
曲させるためには大きい配線領域を使うことが必要にな
り、従ってチップ全体の集積度の低下をもたらすことに
なる。

（発明が解決しようとする問題点） 以上のように回路ブロックを階層的にレイアウトする従
来の手法では、電源線の配線に難点があり、配線処理が
難しく、また集積度を十分に上げることができない、と
いう問題があった。

本発明は上記した点に鑑みなされたもので、自動配線処
理が容易で、しかもチップの集積度を向上させることを
可能とした、階層構造の半導体集積回路装置のレイアウ
ト方法を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、階層的にレイアウトされる論理回路の回路ブ
ロック間を接続する電源線を配線する際に、予め電源線
を除いて配線設計を行なっておき、その回路ブロックレ
イアウトに一直線に切れ目をいれて切開き、この切開か
れた領域に一直線に電源幹線を配線する。そのために本
発明では、チップ上の回路ブロックは少なくとも一箇所
で切開かれるようにしておく。そして電源幹線が回路ブ
ロックを貫通して配設されるため、各回路ブロックには
電源幹線から支線を布線して給電を行なうようにする。

本発明において、信号配線設計後のレイアウトに一直線
の切れ目をいれて切開いても回路動作に支障がないよう
にするためには、切れ目と交差するのが配線のみである
ようにすればよい。回路ブロック間の配線領域には配線
しか存在しないため任意の位置に切れ目をいれることが
できるが、回路ブロック内に切れ目をいれる時には素子
領域を避けなければならない。このため、回路ブロック
設計の段階では回路ブロックを構成する複数の論理セル
の境界上に位置するように一直線の切断候補線を設定す
る。一直線の切断候補線が各回路ブロック内で論理セル
間の境界上に位置させることが困難である場合には、配
線通過を許容するスペーサとなるスルーセルを付加すれ
ばよい。

（作用） 本発明の方法によれば、信号配線設計とは別に回路ブロ
ックを貫通する電源幹線を配線するため、自動配線プロ
グラムの作成が容易になる。また配線領域に屈曲した幅
の広い電源線を配設する必要がないため、配線領域は信
号線を配設するに必要なスペースがあればよく、チップ
の集積度向上が図られる。

（実施例） 以下、本発明の実施例を説明する。

第１図は本発明の一実施例によりレイアウトされた論理
集積回路チップの模式図である。半導体チップ１には、
ポリセル方式によりレイアウトされた複数の回路ブロッ
ク４が配置されている。即ち各回路ブロック４はそれぞ
れ、複数の論理セルが列状に配列形成された複数のセル
列３により構成されている。回路ブロック４およびブロ
ック間の配線領域は、切断線６により切開かれ、この切
開かれた領域に電源幹線２が一直線に布線されている。
そしてこの電源幹線２と各回路ブロック４の切り口との
間に電源支線５が布線されている。セル列３は複数の論
理セルが互いに隣接して配置されて各論理セルの左右辺
上に電源端子が出ているので、このように電源支線５を
布線することにより、各回路ブロック４内の電源端子が
共通接続されることになる。

第１図に示すような電源配線を実現する具体的な手順
を、第２図および第３図を参照して以下に説明する。第
２図は切断候補線をいれて回路ブロック配置を行なった
状態を示し、第３図はフローチャートを示している。先
ず、レイアウト設計の最初に切断候補線間隔c,電源幹線
間隔ｐおよび電源幹線領域の幅ｗを設定する。電源幹線
間隔ｐは、回路に電源を供給するに十分な本数の電源幹
線が入るように、電源幹線領域幅ｗは、回路に電源を供
給するに十分な幅の電源幹線が入るようにそれぞれ決定
する。切断候補線間隔ｃは、ｐ＝nc（ｎは整数）となる
ように設定する。次に回路ブロックの設計を、ポリセル
方式を用いて行なう。このときチップ上で間隔ｃ毎に切
断候補線が入るように、間隔ｃ毎に仮想的に描いた直線
は全て論理セルの境界となるように論理セル配置を行な
う。論理セルの大きさが全て同じであれば、格別の考慮
を払うことなく切断候補線は論理セル境界上に設定する
ことができる。第２図は、切断候補線７が各論理セルの
境界に乗るように論理セル配置を工夫して、それぞれ複
数のセル列３からなる３個の回路ブロック４を配置した
状態を示している。切断候補線７が論理セル境界に乗る
ようにすることは論理セル配置を工夫するだけでは不可
能な場合があるが、その場合には適宜スルーセルを入れ
ればよい。スルーセルは信号配線通過用としても利用で
きるので、必ずしも無効領域を作ることにはならない。
但し、切断候補線間隔ｃが小さいときには多数のスルー
セルを必要とする場合が生じ、面積効率が低下すること
を考慮することが必要である。また切断候補線間隔ｃ
は、最大セル幅以上に設定することが必須条件となる。

次に、各回路ブロック４間の信号配線処理を行なう。こ
の配線方法としては、従来より知られているチャネル配
線法、線分探索法、迷路法等を用いることができる。こ
の際注意すべきは、上下に隣接する回路ブロック間で切
断候補線７が揃うように、回路ブロック４が配置されて
いることである。即ち、横方向配線を行なう配線領域８
の幅は切断候補線７の位置と関係なく選ぶことができる
ので制限はないが、縦方向の信号配線を設ける配線領域
９の幅には制限がある。一般に配線領域の幅はそこを通
る配線の本数により決まるが、この実施例の場合には配
線領域９の幅は配線ピッチ単位ではなく切断候補線間隔
ｃ単位で調整しなければならない。従って切断候補線間
隔ｃが大きすぎると不必要に大きい配線領域幅がとられ
ることになり、配線効率が低下することを考慮する必要
がある。

次に複数の切断候補線７の中から、間隔ｐでｎ本の切断
線を選び、第１図に示すようにレイアウト全体を切断線
６に沿って幅ｗだけ切開く。そして切開かれた領域に縦
一直線に電源幹線２を布線する。電源幹線２はチップ周
辺部の電源線と接続させておけばよい。この後電源軸線
２と各回路ブロックの切り口の間に電源支線５を布線す
る。

最後に、レイアウトを切開いたことにより切断された信
号配線を修復するために、切開かれた領域の必要な部分
に横方向の信号線を布線する。

以上のようにしてこの実施例によれば、階層的に回路ブ
ロックをレイアウトして論理集積回路を構成するに当た
って、回路ブロック間の電源配線を信号配線とは別に処
理することにより、自動配線プログラムの作成が容易に
なり、ブロック間の配線処理が非常に容易になる。また
各回路ブロック間の電源線が屈曲部をもたず一直線上に
形成されるので、配線領域が無駄に使用されることがな
くなる。電源線の本数は少ないが、信号線に比べて格段
に幅が大きいこと、また電源線に屈曲部がなくなること
を考えると、本実施例によりチップ面積縮小に大きい効
果が得られる。

なお本発明は上記した実施例に限られるものではなく、
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。

［発明の効果］ 以上述べたように本発明によれば、階層的に回路ブロッ
クをレイアウトする大規模論理集積回路の自動配線処理
が容易になり、また集積回路チップの集積度向上を図る
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例による集積回路チップ構成を
示す図、第２図はその設計途中段階を示す図、第３図は
同じくその設計手順を示すフロー図、第４図は従来の集
積回路チップの構成を示す図である。 １……半導体チップ、２……電源幹線、３……セル列、
４……回路ブロック、５……電源支線、６……切断線、
７……切断候補線、8,9……配線領域。

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体論理集積回路を複数個の回路ブロッ
   クに分割して階層的に自動レイアウトする方法におい
   て、それぞれ複数の論理セルからなる複数個の回路ブロ
   ックを、それぞれ電源線が横切る縦方向の切断候補線が
   入るように設計する工程と、設計された複数個の回路ブ
   ロック相互間に、隣接する回路ブロックの前記切断候補
   線が一直線上に揃うように回路ブロック配置を調整しつ
   つ信号線を配線する工程と、前記各回路ブロックおよび
   ブロック間配線領域を前記切断候補線位置で切開く工程
   と、切開かれた領域に一直線に電源幹線を布線する工程
   と、前記電源幹線と各回路ブロック内の電源線との間に
   電源支線を布線する工程とを有することを特徴とする半
   導体論理集積回路装置のレイアウト方法。
2. 【請求項２】前記各回路ブロックはスタンダードセル方
   式により論理セルが配置されて構成される特許請求の範
   囲第１項記載の半導体論理集積回路装置のレイアウト方
   法。