JPH01241146A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分針） 本発明は、マスタースライス方式で設計される半導体集
積回路に係わり、特にクロック布線方法の改良をはかっ
た半導体集積回路装置及びその製造方法に関する。

（従来の技？ＩｆＩ） 近年、集積回路ｄ大規模化が進むに伴い、クロック系の
設計に慎重な注意を支払う必要が生じている。大規模集
積回路においては、一つのクロック信号に同期して多数
のゲートやフリ、プフロップ等が動作する。従って、ク
ロック信号線はレイアウト設計後チップ全面に張り巡ら
され、多数のファンアウトが生じる。

このような大規模回路においては、１個のシステムクロ
ック発生器から直接各ゲートや７１Ｊツブフロツプ等に
クロック信号線を供給する代りに、クロックドライバを
分散化し、分散化した複数のクロックドライバに一担ク
ロック信号を供給し、各クロックドライバから個々のゲ
ートやフリップ７０ツブ等に供給される手法が従来とら
れていた。

この方式においては、主にクロックラインの抵抗成分を
低減させることを目的として、システムクロック発生器
とクロックドラバの配線を、太めたり、クロックライン
を格子状に配線する等の工夫がなされている。このよう
なりロック分配方式では、クロック信号は、各クロック
ドライバ毎に観測した場合、スキューの発生はほぼ無視
できる状態にすることができる。

しかしながら、各々のクロックドライバに接続される７
リツプフロ、プ等の個数、即ち負荷が必ずしも均一でな
いために、各々の７リツプ７０ツブ等に供給されるクロ
ック信号にはスキニーが生じる。

つまり、自動配置、配線プログラムでレイアウトする場
合、フリップ、フロップ等が均一に分配される分けでな
く、局所的に混在する場合があり、個々のクロックドド
ライバの負荷のバラツキによるクロックスキニーが発生
し、間違ったデータ伝搬がなされる等の誤動作が生じる
。これを回避するには、自動配置プログラムににおいて
、各クロックドライバセルに接続されるフリップ７０ツ
ブ等の数を等しくすると云う制約条件の下で配置処理を
行わなければならないが、これを行うには配置プログラ
ムが非常に複雑なものとなるのみならず、この制約条件
のために配置結果に悪影響を及ぼし、配線時における結
線率の低下を招く。

（発明が解決しようとする課題） このように、システムクロック信号ヲ、分散して配置さ
れた複＠個のクロックドライバセルを使用して分割して
供給する方式は、自動レイアウトする場合各クロックド
ライバセル毎の容量負荷成分が均一にならず、結果的に
クロックスキューが発生すると云う問題があった。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、自動配置結果及び配線率を低下させる
ことなく、良好なりロック信号の供給ができ、クロック
スキューのない半導体集積回路装置及びその製造方法を
提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明の骨子は、複数のクロックドライバの負荷容量が
均一になるように、各ドライバに仮想的な負荷を接続す
ることにある。

すなわち本発明は、システムクロック信号を袢数個のク
ロックドライバに供給し、各々のクロックドライバから
７リツプ、フロップ等のメインセルにクロック信号を供
給するマスタースライス型の半導体集積回路装置におい
て、半導体チップ上に分散して配置され、システムクロ
ックａ号が供給される複数個のクロックドライバと、こ
れらのクロックドライバからクロック信号が供給される
メインセルと、基本ゲートのうち機能セルとして使用さ
れなかった基本ゲートを前記クロックドライバに接続す
るクロック配線を備え、前記クロック配線の数は、前記
クロックドライバの負荷が均−化するように決定したも
のである、 また本発明は、上記半導体集積回路装置の製造方法にお
いて、前記未使用基本ゲートへのクロック配線を、自動
配線が終了後に空き領域を探して結線するようにした方
法である。

（作用） 本発明によれば、自動配置又は自動配線によって使用さ
れないマスタースライスの基本ゲートを使用することに
より、各クロックドライバの容量負荷をほぼ等しくする
ことができる。従って、新らたに負荷用セルを挿入して
チップ全体のユーティリティの低下を起こすことなく、
半導体集積回路におけるクロックスキューをなくすこと
が可能となる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

この実施例は、チャネルレス型のマスタースライス半導
体集積回路装置に関する。

第１ｆｊＡは本発明の一実施例に係わる半導体集積回路
装置の概略構成を説明するためのもので、クロック配線
状態を示す図である。同図において、１１は回路として
使用された基本ゲート列、１２は回路として使用されず
配線領域として使用された基本ゲート列、１４はシステ
ムクロックドライバセル、１５はクロックドライバセル
同志を接続するクロック信号線、１６はフリップ７０ツ
ブ等のクロック信号を必要とする。メインセル、１７は
りロックトライバセルの出力端子とメインセルを接続す
るクロック信号線、１８は容量負荷を均一にするために
ゲートと接続された配線、１９はクロックドライバセル
である。

第１図の構成について述べる。第１図の半導体集積回路
は、第２図に示すマスタースライスにバーツナライズさ
れたものとする。第２図２１は、基本ゲートで、基本ゲ
ートは、中央部にすき間なく縦方向及び横方向に設けら
れている。２２は基本ゲートが構成されていない部分、
２３は周辺入出力回路用に構成されたゲート列を示す。

第２図に示す基本ゲートの一例を第３ｖ！Ｊに示す。第
３図において、３１．３２はＰ型またはＮ型の拡散領域
、３３はゲート、３４は基盤を電源またはグランドの電
位に安定させるために設けられたサブコンタクトである
。

論理回路セルは、マスタースライスの下地のトランジス
タ構成に適合する位置に配置される。

例えば、セルを複数個の列を設けて、同一セル列上にセ
ルを並べるものとする。このときセル列は、第４図に示
すように各セル列を一定間隔で設けることも、第５図に
示すように各セル列を不規則な間隔で構成することも可
能である。

第１図及び第６図には、クロック信号の分配モデルとし
て、クロックドライバセルを同一直線上ニ各セル列に１
＠ずつ配置し、クロックドライバセルは、同一セル列内
のメインセルにクロック信号を供給する方式を示した。

同図で、システムクロック発生器とクロックドライバセ
ルを結ぶ配線１５は線幅を太めることにより、抵抗によ
るクロックスキニーを低減できる。従って、各セル列に
挿入されたクロックドライバセル同志には、クロック信
号のスキューはほぼ無い。しかし、クロックドライバに
接続するメインセルは、左のセル列から、２個、３個、
３個、４＠、２個、２個と異なる。このため、各クロッ
ク「ライバの容量負荷の相違からクロックスキニーが発
生する。

ｔａｌｒＡに示すクロック分配系においては、最大の負
荷を担っているクロックドライバの負荷の大きさに合せ
て、回路として使用されなかったトランジスタにクロッ
ク信号を接続し、不足分の容量負荷を実現し、各クロツ
タドライバの負荷を′均等にしクロックスキニーが低減
されている。但し、同図においては、メインセル１１１
Ｉの負荷が、配線１８によって接続されるトランジスタ
２個分の負荷をもっとした一例を示した。。

次に、第１図の構成を実現する具体的手順について述べ
る。第、７図は上記クロック分配系を実現する手順を示
したフローチャートである。

ステップＳ１では、各セルの配置結果を得た後に、セル
端子間の配線を結線要求に応じて行う。

このとき、クロックドライバと各メインセルのクロック
信号の配線を行う。

ステップＳ２では、各クロックドライバが担う負荷を計
算し、各クロックドライバが、負荷の最大となるクロッ
クドライバに比べて不足する負荷容量値を計算する。

次に、ステップＳ３でセルが配置されず、トランジスタ
として働かないゲートを探す。そして、ステップＳ４で
は、ステップＳ３で発見されたゲートでかつ、ステップ
８１でその上が配線に使われていないゲートを選択して
、これを容量負荷として利用するために、既配線とショ
ートしない径路を見つけて配線する。

最後に、負荷として″作用するトランジスタのソース側
及びドレイン側の電位を、電源（あるいはブランド）の
電位に保つ処理を行う。このような、電位安定のための
処理を詳細に示したのが第８図である。同図において、
８２はクロックドライバ８１同志を接続する配線、８４
はクロックドライバの”出力端子から各メインセルに供
給されるクロック信号線、８５または８６はセル列の各
セルに供給される電源またはグランドライン、８９は、
ゲートにクロック信号を供給する信号線、８７は、トラ
ンジスタのソース及びドレイン領域を同電位（を源また
はグランドの電位）に保つ配線で、８８は８７の接続を
行うためのコンタクトである。

かくして本実施例によれば、第６図のように各クロック
ドライバセルの負荷が不均一となるものが、未使用のマ
スタースライスチップのゲートを負荷として利用して均
一化され、クロックスキューが低減される。しかも、負
荷用ダミーセルを新らたに挿入する方式とは異なり、ユ
ーティリティを減少させることなく、チャネルレスゲー
トアレ一方式に極めて有効である。

次に、本発明の第２の実施例を説明する。

この実施例は、トランジスタ領域とチャネル領域が区別
されたマスタースライス半導体集積回路に関する。この
例を第９図に示す。同図において９１は基本ゲート列、
９２は配線に利用されるチャネル領域、９３は入出力用
トランジスター列を示す。

第１０図は、論理セル１０６とクロックドライバセル１
０２とメインセル１０３の配置結果及び、クロック信号
の配線状態の一例を示した図である。

同図において、１０１はクロックドライバ１０２の入力
端子同志を結ぶ配線、１０４は論理セルが配置されず使
用されなかった基本ゲー）、１０５はクロックドライバ
の出力端子とメインセル１０３を接続する配線である。

なお、この図では、クロック分配の方式として、各セル
列に同一直線上に並べてクロックドライバセルを挿入し
、各クロックドライバから同一セル列に配置されたメイ
ンセルにクロック信号を供給する方式を一例として示し
た。

論理セルの自動配置は、各論理セル同志の結合度や配線
混在度り均一化や配線長総和の最短化等を目的にして行
われる。

従って、クロック配線のみに注目すると、各クロックド
ライ・（セル１０２に接続するメインセル１０３は、例
えば左のセル列から１１１１．１１１１．２個１．ｏｍ
等どなり、各りＱツクドライバセルの負荷の不均一が生
じ、クロックスキニーの問題が発生する。

第１１図は、上記問題を解決する本発明の実施例を示し
たものである。未使用の基本ゲート１１４にクロック信
号１１５を接続することによって、各クロックドライバ
１１２の負荷を均一にしている。なお、同図では、メイ
ンセル１個と基本ゲート内の２個のトランジスタが同一
負荷とした場合の例を示している。

なお、この場合の実現手順は、先に示した第７図の７０
−に従う。第１１図において、１１６．１１７は電源ま
たはグランドで、負荷として使用されたトランジスタの
電位安定のために、トランジスタのソース及びドレイン
を電源またはグランドの電位に保たせている。

以上のような配線方法を行えば、未使用基本ゲートを用
いたクロックドライバの負荷の均一化をはかることがで
き、先の実施器と同様の効果が得られる。

なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、クロックドライバの配置方式やクロック
ドライバとメインセルとの接続方法は、第６図や第１Ｏ
図に同等限定されるものでない。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。

〔発明の効果〕

以上述べたように本発明によれば、未使用トランジスタ
をクロックドライバの負荷を等しくするために利用し、
新たに負荷用ダミーセルを挿入しなくてよく、ユーティ
リティを減少させることなく、クロックスキ具−を低減
することができる。

【図面の簡単な説明】

第１図乃至第１１図は本発明の一実施例を説明するため
Ｄ４ので、第１図はチャネルレス方式のマスタースライ
スにおけるクロック配線状態を示す図、第２図は上記チ
ャネルレス方式のマスタースライスの構造を示す図、第
３図は上記マスタースライスの基本セルの構造を示す図
、第４図乃至第５図は上記マスタースライスに対してセ
ル列を構成してレイアウトを行う場合のセル列の構成の
一例を示す図、第６図は従来方式におけるクロック供給
法を示す図、第７図は本発明を実現する一手順を示した
フローチャート、第８図は、未使用ゲートへのクロック
配線の様子とトランジスターのソース、ドレインの電位
を等しくするために電源またはグランドへ接続した配線
を示す図、第９図はマスタースライスのチップの構造を
示した図、第１０図は従来方式におけるクロック供給法
を示す図、第１１図は本発明によるクロック配線状態を
示す図である。 １１．４１．５１，６１・・・セル列、１２．２２．４
２．５２．６２・・・配線領域（チャネル）、１３．２
３．４３．５３．６３．９３・・・周辺入出力回路（ま
たはトランジスタ）、 １４．６４・・・システムクロック発生器、１５．６５
．８２．１０１．１１１・・・クロック信号ライン、 ｔ６．６６．１０３．１１３・・・メインセル、ｉ７．
６７．８４．１０５．１１５・・・クロック信号線、 １８．８９・・・ゲートと接続するクロック信号線、１
９．８１．１０２．１１２・・・クロックドライバセル
、　　　　　２１・・・基本セル、３１．３２・・・拡
散領域、 ３３・・・ポリシリコンゲート、 ３４・・・サブコンタクト、 ８３・・・クロックドライバ出力端子、８５％８６．１
１６．１１７・・・電源またはグランド、 ８７・・・電源とトランジスタのソースまたはドレイン
と接線する配線、 ８８．１１８・・・コンタクト、 ８１０・・・クロックドライバの入力端子、１０４．１
１４・・・機能セルとして使用されなかった基本セル、 １０６・・・機能セル。 代理人　弁理士　則　近　憲　佑 同　　　　　　松　　山　　光　　之 第１図 第２図 第３図 第４図 ９：ＪＥＳ　　図 第６図 第７図 第８図 第９図

Claims (5)

【特許請求の範囲】
1. （１）１つの半導体チップ内に、トランジスタにより構
   成される基本ゲートを予め複数マトリックス状に集積形
   成しこれら基本ゲートを適宜に配線して所望の論理機能
   を有する機能セルを構成し、これら機能セルを適宜に配
   線して所望の論理動作を実行する論理回路を構成するよ
   うになるマスタースライス型の半導体集積回路において
   、半導体チップ上に分散して配置され、システムクロッ
   ク信号が供給される複数個のクロックドライバと、これ
   らのクロックドライバからクロック信号が供給されるメ
   インセルと、前記基本ゲートのうち機能セルを構成する
   ために使用されなかった基本ゲートを前記クロックドラ
   イバに接続するクロック配線を具備し、前記クロック配
   線の数は、前記各クロックドライバの負荷が均一化する
   ように決定されるものであることを特徴とする半導体集
   積回路装置。
2. （２）クロックドライバに接続される基本ゲートのソー
   ス及びドレインの両電位が、電源またはグランドの電位
   に等しく保たれることを特徴とする請求項１記載の半導
   体集積回路装置。
3. （３）前記マスタースライス型の半導体集積回路は、チ
   ップ内に基本ゲート領域と配線のためのチャネル領域が
   区別されているもの、及びチップ内に基本ゲートが全面
   に敷詰められているものを許すことを特徴とする請求項
   １記載の半導体集積回路装置。
4. （４）システムクロック信号を分散して配置されたクロ
   ックドライバに供給し、該ドライバからメインセルにク
   ロック信号を供給する半導体集積回路装置の製造方法に
   おいて、各クロックドライバの担当する領域内のメイン
   セルの数に応じて、前記未使用基本ゲートへのクロック
   配線の本数を決定することを特徴とする半導体集積回路
   装置の製造方法。
5. （５）前記未使用基本ゲートへのクロック配線を行う場
   合、全ての配線が終了した後に、空き領域を探して結線
   することを特徴とする請求項４記載の半導体集積回路装
   置の製造方法。