JPS6295853A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6295853A JPS6295853A JP23661185A JP23661185A JPS6295853A JP S6295853 A JPS6295853 A JP S6295853A JP 23661185 A JP23661185 A JP 23661185A JP 23661185 A JP23661185 A JP 23661185A JP S6295853 A JPS6295853 A JP S6295853A
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- JP
- Japan
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- power supply
- cell
- wiring
- cells
- semiconductor integrated
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000010276 construction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003032 molecular docking Methods 0.000 description 1
- 230000001007 puffing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタンダードセル方式又はポリセル方式を用い
た半導体集積回路に関し、特に機能セル設計の容易化と
チップの縮小化を図った半導体集積回路に関する。
た半導体集積回路に関し、特に機能セル設計の容易化と
チップの縮小化を図った半導体集積回路に関する。
一般にスタンダードセル方式又はポリセル方式を用いた
半導体集積回路は、複数個のセルを配列して一つのセル
ブロック（セル列）を形成するとともに、これらブロッ
クを更に配列しかつ相互に配線を施すことによりチップ
を構成している。そして、従来のこの種の半導体集積回
路では、各セル内に電源配線を配設し、各セルが配列さ
れたときにはこれらの電源配線がセル相互間で互いに直
接的に接続できるように構成している。また、このよう
な半導体集積回路では、前記セル配列等をコンピュータ
による自動配置、配線プログラムを利用して設計を行っ
ており、場合によっては更に自動バッキング等を行って
チップサイズの低減を図るようにしている。
半導体集積回路は、複数個のセルを配列して一つのセル
ブロック（セル列）を形成するとともに、これらブロッ
クを更に配列しかつ相互に配線を施すことによりチップ
を構成している。そして、従来のこの種の半導体集積回
路では、各セル内に電源配線を配設し、各セルが配列さ
れたときにはこれらの電源配線がセル相互間で互いに直
接的に接続できるように構成している。また、このよう
な半導体集積回路では、前記セル配列等をコンピュータ
による自動配置、配線プログラムを利用して設計を行っ
ており、場合によっては更に自動バッキング等を行って
チップサイズの低減を図るようにしている。
上述した従来の半導体集積回路では、各セル内に配設す
る電源配線は、各セル相互間での直接的な接続を可能に
構成することが要求されているため、その配線構成は必
然的に複雑なものとなり、したがってセル内の他の配線
等を含むセル設計の自由度が低くなってセル設計が難し
いものになっている。
る電源配線は、各セル相互間での直接的な接続を可能に
構成することが要求されているため、その配線構成は必
然的に複雑なものとなり、したがってセル内の他の配線
等を含むセル設計の自由度が低くなってセル設計が難し
いものになっている。
また、配列したセル列間での配線を行う場合にも、セル
内の電源配線によって、各セルとセル列間の配線領域と
の間の配線の自由度が低下され、所望の配線を設計する
ことが難しくなる。特に、前記したようなコンピュータ
を用いた自動設計ではチップサイズの低減を図るために
自動バッキングが必要とされるが、この際にも各セル内
の電源配線によってパフキングが制約を受け、自動バッ
キングによるチップ縮小効果を得ることが難しい。
内の電源配線によって、各セルとセル列間の配線領域と
の間の配線の自由度が低下され、所望の配線を設計する
ことが難しくなる。特に、前記したようなコンピュータ
を用いた自動設計ではチップサイズの低減を図るために
自動バッキングが必要とされるが、この際にも各セル内
の電源配線によってパフキングが制約を受け、自動バッ
キングによるチップ縮小効果を得ることが難しい。
本発明の半導体集積回路は、セル内での電源配線を省略
し、この電源配線が原因とされる前記した各問題点を解
消するために、夫々電源配線を形成していない複数個の
セルを配列してセル列を構成するとともに、各セル列間
の配線領域にはセル列と平行に電ｔＸ線を延設し、この
配線領域に臨むように各セルに設けた電源供給端と前記
電源線とを配線接続して各セルに電源を供給する構成と
している。
し、この電源配線が原因とされる前記した各問題点を解
消するために、夫々電源配線を形成していない複数個の
セルを配列してセル列を構成するとともに、各セル列間
の配線領域にはセル列と平行に電ｔＸ線を延設し、この
配線領域に臨むように各セルに設けた電源供給端と前記
電源線とを配線接続して各セルに電源を供給する構成と
している。
次に、本発明を図面を参照して説明する。
図は本発明の一実施例を示しており、特に半導体集積回
路の一部のレイアウトを模式的に示す図である。
路の一部のレイアウトを模式的に示す図である。
図において、セル列１は夫々複数個の機能セル２を配列
して構成しており、複数例（本例では２列）のセル列１
を所要の間隔をおいて互いに平行に配列している。これ
らセル列１の間は配線領域３として構成し、後述するよ
うに種々の配線が形成される。また、前記セル列１を構
成する各セル２には電源配線は形成しておらず、単に各
セル２には前記配線領域３に臨む側の位置に電源供給端
４を形成している。
して構成しており、複数例（本例では２列）のセル列１
を所要の間隔をおいて互いに平行に配列している。これ
らセル列１の間は配線領域３として構成し、後述するよ
うに種々の配線が形成される。また、前記セル列１を構
成する各セル２には電源配線は形成しておらず、単に各
セル２には前記配線領域３に臨む側の位置に電源供給端
４を形成している。
前記配線領域３には、各セル列１相互間乃至各セル２相
互間を接続するための種々の配線５を形成しているが、
これらの配線５とともに配線領域３の略中間位置には前
記セル列１と平行に電源線６を延設している。そして、
この電源線６と前記各セル２の電源供給端４との間には
個別配線７を形成して両者間を接続し、各セル２の電源
供給端４に夫々電源を供給できるように構成している。
互間を接続するための種々の配線５を形成しているが、
これらの配線５とともに配線領域３の略中間位置には前
記セル列１と平行に電源線６を延設している。そして、
この電源線６と前記各セル２の電源供給端４との間には
個別配線７を形成して両者間を接続し、各セル２の電源
供給端４に夫々電源を供給できるように構成している。
なお、前記電源線６及び個別配線７は例えば前記各セル
２内の素子（ソース等）を構成する配線層と同じ配線層
で構成することができる。
２内の素子（ソース等）を構成する配線層と同じ配線層
で構成することができる。
このように構成した半導体集積回路では、各セル２への
電源供給は、単に各セルにおいて電源供給端４を設定し
、この電源供給端４に接続した個別配線７及び電源′ａ
６を通して行っているため、セル内部には各セル２間で
の直接的な接続を行う電源配線を構成する必要はない。
電源供給は、単に各セルにおいて電源供給端４を設定し
、この電源供給端４に接続した個別配線７及び電源′ａ
６を通して行っているため、セル内部には各セル２間で
の直接的な接続を行う電源配線を構成する必要はない。
したがって、セル内の電源配線が原因していたセルの設
計の自由度を向上でき、設計の容易化を図ることができ
る。
計の自由度を向上でき、設計の容易化を図ることができ
る。
また、この電源配線の省略によって自動ノドッキングに
おいても配線領域３にある各種配線を各セル内に取り込
むことが可能となり、自動バンキングの自由度を向上し
、コンピュータを用いたセル設計においてもチップサイ
ズの縮小化を実現できる。
おいても配線領域３にある各種配線を各セル内に取り込
むことが可能となり、自動バンキングの自由度を向上し
、コンピュータを用いたセル設計においてもチップサイ
ズの縮小化を実現できる。
以上説明したように本発明は、夫々電源配線を形成して
いない複数個のセルを配列してセル列を構成するととも
に、各セル列間の配線領域にはセル列と平行に電源線を
延設し、この配線領域に臨むように各セルに設けた電源
供給端と前記電源線とを配線接続して各セルに電源を供
給する構成としているので、各セルには電源配線を設け
なくとも電源供給を行うことができ、これによりセル内
の電源配線が原因していたセル設計の制約を低減して設
計自由度を向上するとともに、配線領域の配線とセルと
の間における配線設計の自由度をも向上し、半導体集積
回路チップの設計の容易化及びそのサイズの縮小化を達
成することができる。
いない複数個のセルを配列してセル列を構成するととも
に、各セル列間の配線領域にはセル列と平行に電源線を
延設し、この配線領域に臨むように各セルに設けた電源
供給端と前記電源線とを配線接続して各セルに電源を供
給する構成としているので、各セルには電源配線を設け
なくとも電源供給を行うことができ、これによりセル内
の電源配線が原因していたセル設計の制約を低減して設
計自由度を向上するとともに、配線領域の配線とセルと
の間における配線設計の自由度をも向上し、半導体集積
回路チップの設計の容易化及びそのサイズの縮小化を達
成することができる。
図は本発明の一実施例の一部のレイアウトを模式的に示
す図である。 １・・・セル列、２・・・機能セル、３・・・配線領域
、４・・・電源供給端、５・・・接続配線、６・・・電
源線、７・・・個別配線。
す図である。 １・・・セル列、２・・・機能セル、３・・・配線領域
、４・・・電源供給端、５・・・接続配線、６・・・電
源線、７・・・個別配線。
Claims (1)
- 【特許請求の範囲】 １、複数個の機能セルを配列したセル列と、これら各セ
ル列を相互接続するためにセル列間に設けた配線領域と
を有する半導体集積回路において、前記各セル列は夫々
電源配線を形成していない複数個のセルを配列して構成
するとともに、前記配線領域にはセル列と平行に電源線
を延設し、この配線領域に臨むように各セルに設けた電
源供給端と前記電源線とを配線接続して各セルに電源を
供給する構成としたことを特徴とする半導体集積回路。 ２、電源線は各セル内に形成する素子の一部配線層と同
じ配線層で構成してなる特許請求の範囲第１項記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23661185A JPS6295853A (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23661185A JPS6295853A (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295853A true JPS6295853A (ja) | 1987-05-02 |
Family
ID=17003205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23661185A Pending JPS6295853A (ja) | 1985-10-22 | 1985-10-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
-
1985
- 1985-10-22 JP JP23661185A patent/JPS6295853A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
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