JPS63308343A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS63308343A
JPS63308343A JP62144650A JP14465087A JPS63308343A JP S63308343 A JPS63308343 A JP S63308343A JP 62144650 A JP62144650 A JP 62144650A JP 14465087 A JP14465087 A JP 14465087A JP S63308343 A JPS63308343 A JP S63308343A
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JP
Japan
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cell
semiconductor integrated
integrated circuit
cells
fundamental
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Application number
JP62144650A
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English (en)
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Atsushi Yamamoto
敦志 山本
Ryuichi Yamaguchi
龍一 山口
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に関するものである。
従来の技術 ＮＡＮＤ、ＮＯＲ，フリップフロップなどある機能を持
った論理回路をセルというが、集積回路、特に大規模集
積回路では半導体基板（チップ）に複数種のセルが多数
搭載される。このような集積回路の設計には計算機が導
入されており、そして計算機処理が容易となるように、
各セルの輪郭を定める矩形枠（外枠という）が想定され
、セルを構成する素子はこの外枠内に在るように（一部
はみだすこともある）規定され、かつ該セルの電源端子
は該外枠上にあることが約束される。このような外枠と
いう概念を用い、そして計算機にはセル構成各素子のパ
ターンを記憶させておくと、外枠の大きさおよびその中
に収めるべき論理回路の名称を入力するだけで計算機に
所要パターンを出力させることが可能である。
このような計算機を利用する集積回路設計においては、
電源端子２１〜２４は第２図に示すようにセルの外枠２
ｏの左、右側垂直辺の上、下部に設けられる。ここで、
たとえば、集積回路が１ＭＯ８の場合は２１．２２が＋
６ｖの電源端子、２３．２４がＯＶの電源端子となる。
このようなセルを多数個水平方向に並べてセル列を形成
するのであるが、この際、隣接するセルの上部の電源端
子同士訃よび下部の電源端子同士が重なシ合うように配
置することにより電源配線を容易にしていた。
発明が解決しようとする問題点 このよ、うな従来の複数の基本セルからなるセル列を複
数個配列形成し、必要な配線を施して所望の機能回路を
構成する半導体集積回路では、一つのセル列に接するチ
ャネル内の混み具合に偏りがある場合、半導体集積回路
に無駄な部分が生じ、面積が大きくなってしまうという
問題点を有していた。
本発明は、かかる点に濫みてなされたもので、簡単な構
成で、半導体集積回路の無駄な部分を減らし、より面積
効率の良い半導体集積回路を提供することを目的として
いる 問題点を解決するための手段 本発明は上記目的を達成するため、複数の基本セルから
なるセル列を複数個配列形成し、必要な配線を施して所
望の機能回路を構成する半導体集積回路において、基本
セルをずらしてセル列を折Ｉ）曲げるよう構成した半導
体集積回路である。
作用 本発明は上記した構成により、基本セルをずらしてセル
列を折り曲げることにより半導体集積回路の無駄な部分
を減らし、面積を小さくすることができる。
実施例 まず、第１図および第３図および第４図を用いて本発明
の一実施例を説明する。第４図は、本発明の一実施例に
おけるフローチャートを示している。このフローチャー
トを、第１図および第３図を用いて説明する。第３図の
セル行ｉに属する基本セルの上下のチャネルの配線本数
を調べる。するト、基本セル１３〜１ｅの上のチャネル
の配線本数が多く、下のチャネルの配線本数が少ない。
したがって、第１図のように基本セル１３〜１６を下方
向にずらす。この操作をすべてのセル行について行う。
この処理によシ配線面積を縮小することができる。
最後に、第６図および第６図を用いて本発明の第二の実
施例を説明する。第６図は結合セルを用いてずらした基
本セルの電源配線を行った図を示している。また、第６
図は結合セルの構造図を示している。６０が外枠、６１
〜６４が電源端子、。
６５が電源線である。同図において電源端子６１〜６４
は外枠６ｏの左、右辺の上、下部に設けられている。結
合セルが第７図のような構造を持ってもよいことはいう
までもない。
発明の効果 以上述べてきたように、本発明によれば、複数の基本セ
ルからなるセル列を複数個配列形成し、必要な配線を施
して所望の機能回路を構成する半導体集積回路において
、基本セルをずらすことにより、容易に配線面積を縮小
させることができ、実用的にきわめて有用である。
【図面の簡単な説明】
第１図は本発明の一実施例において基本セルをずらして
セル列を屈曲させたレイアウト図、第２照は基本セルの
構造図、第３図は従来法により基本セルを配置したレイ
アウト図、第４図は本発明のフローチャート図、第５図
は本発明の第二の実施例において基本セルをずらしてセ
ル列を屈曲させたレイアウト図、第６図および第７図は
結合セルの構造図である。 １ｏ・・・・・・配線、１１・・・・基本セル、１２・
・・・電源線、１３〜１６・・・・・・ずらした基本セ
ル、２ｏ・・・・・外枠、２１〜２４・・・・・電源端
子、２６・・・・・・電源線、５ｏ・・・・・結合セル
、６０・・・・・・外枠、６１〜６４・・・・・電源端
子、６６・・・・電源線、７ｏ・・・・・外枠、７１〜
７４・・・・・・電源端子、７５・・・・・・電源線。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名１０
−配　諌 ＩＩ−・・基本とル ＋２−　電ｊｌＬ　、４！ １３〜１６−　　ずらした基本セル 第１図 Ｊ−外　枠 ２１〜２４−を源扇チ δ・−電２１！！線 第２図 １０・−配　線 ＋１，１３〜１６−基本℃ル 第３図 第４図 １０−−一配　線 １１−一墓本ｔＪ！１ ５０　＝−Ｎ合でル 第５図 ｌ ６０−外　枠 ６Ｉ−μ−ｉｔ　；ｓ馬子 乙５−　　ｔ　５原　線 第６図 乃−外　枠 ７１〜７４−電ｓｒａチ ア５−電ＪＲ線 第７図 手続補正書働式） 昭和６２年９　月９　ロ 昭和６２年特許願第１４４６５０号 ２発明の名称 半導体集積回路 補正をする者

Claims (2)

    【特許請求の範囲】
  1. （１）複数の矩形の基本セルからなるセル列を複数個配
    列形成し、必要な配線を施して所望の機能回路を構成す
    る半導体集積回路において、基本セルをずらすことによ
    りセル列を折り曲げて前記所望の機能回路を構成するこ
    とを特徴とする半導体集積回路。
  2. （２）結合セルを用いて、ずらした基本セルの電源配線
    を行うことを特徴とする特許請求の範囲第１項記載の半
    導体集積回路。
JP62144650A 1987-06-10 1987-06-10 半導体集積回路 Pending JPS63308343A (ja)

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JP62144650A JPS63308343A (ja) 1987-06-10 1987-06-10 半導体集積回路
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