JPS62264639A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 本発明はスタンダードセル方式大規模集積回路（ＬＳＩ
）のレイアウト技法によって構成される半導体装置にお
いて、 カスタムセルをチップの四辺に配置することにより、 完全自動レイアウトによって構成できるようにしたもの
である。

〔産業上の利用分野〕

本発明は半５Ｈ”Ｊ一体装首、特にスタンダードセル方
式ＬＳＩのレイアウト技法によって構成される崖導体装
置に関する。

〔従来の技術〕

より高密度でチップ面積の小なるＬＳＩを設計づるため
に、従来より各種の方式が提案されているが、その一つ
として、スタンタートセル方式が知られている。このス
タンタートセル方式では、何種類かのは能ブロックを、
予めレイアウト設計し／、、−１？ルとしてライブラリ
にσ録しておき、与えられた論理設計仕様に基づいてこ
れらにス・１する配置・配ＦＡ設計を行なって、所望の
ＬＳＩを実現づ−る。ここで、上記方式は、セルの種類
に応じて幅は異なるが、高さが略同−の矩形グ１域内に
収まるように設計されであるポリセルのみを使用するポ
リセル型と、高さも幅も任意の大きさのセルが使えるビ
ルディング・ブロック型などがある。

このスタンダードセル方式はチップ毎にすべてのマスク
を作製する必要があるから、ゲートアレイと比べて開発
費や開発期間の点で不利である。

しかし、スタンダードセル方式ではセル列の間の配線領
域（ヂャネル）の寸法が固定されていないため、より柔
軟性に富む高密度な設計が＋Ｔｆ能で、またグー１−ア
レイに比べて同等の機能を小さなチップ上に実現できる
ので製造コストは安くなる。

更に、このスタンダードセル方式では、ゲートアレイの
場合より多様なシステムをセミカスタムＬＳＩに１チツ
プ化でき、任意の大きさのメモリなどをＬＳＩに４１込
める特長がある。

〔発明が解決しようとする問題点〕

しかし、高さが等しい標準のセルの他に、メモリなどの
高さの異なる大規模ヒル（カスタムセル）がチップ内部
に混在する、ビルディング・ブロック型スタンダードセ
ル方式では、大規模セルがパワー、規模などに応じて各
種の形状のものがあり、また配線幅、良さを消費電力に
応じて変えるために、特に電源端子の多い大規模ヒルに
対する電源系の配線は人手によらなければならず、自動
レイアウトが困ガであった。

本発明は上記の点に鑑みて創作されたちので、完全自動
レイアウトが可能な半導体装置を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明の半導体装置は、スタンダードセル方式により設
計された半導体装置において、チップの四辺に沿って大
規模セルを配置し、かつ、チップ上の空いている領域に
は標準のヒルの互いに長さが異なる部分の方向に整列し
た列構造に１１ａ記標準のセルを配置してなる構成とし
たものである。

〔作用〕

チップの周辺にはＩ１０セルが配置される。このチップ
の四辺に沿って、すなわち、Ｉ１０セルに沿って前記大
規模セルが配置される１□大規模ヒルは標準のセルに比
し形状が様々で、電源端子も多く、配線数が多く必要と
なる。

従って、このような大規模セルをチップの四辺に配置づ
°ることにより、電源配線が容易となる。

〔実施例］ 第１図は本発明の要部の一実施例の構造を示す。

チップ１の外周に沿って［１０Ｌル２が配置されである
。３．４．５及び６は夫々大規模セル（カスタムセル）
で、リード・Ａンリ・メモリ（ＲＯＭ）、ランダム・ア
クセス・メモリ（ＲＡＭ）。

プログラマブル・ロジック・アレイ（ＰＬ△）。

乗綽器、レジスタ、演算器、アナログブロック笠のうち
のいずれかを構成している。これらのカスタムビル３〜
６のうち、カスタムセル３はデツプ１の左上隅に配置さ
れ、カスタムセル６はチップ１の左下隅に配置されであ
る。更に、カスタムセル４はノＪスタムセル３の右隣り
に、Ｉ１０セル２に沿って配置され、またカスタムシル
５はカスタムセル３の図中、下側に隣接して、■／○ヒ
ル２に沿って配置されである。

カスタムセル３〜６及びＩ１０セル２が配置された領域
の残りのチップ１上の領域には、標準のセル（スタンダ
ードセル）７が列構造に配置されである。

スタンダードセルフは、ｆ１■種類かの機能ブロック（
例えば、インバータ、フリップフロップなど）を予めレ
イアウト設Ｈｔ　ｔ、てライブラリに登録してあったセ
ル（ポリセル）で、ここでは幅が一定で、種類に応じて
高さが異なる。これらのスタンダードセルフは、長さの
め！なる高さ方向に一列に整列して配置されである。上
記のスタンダードセルフの大きさは、種類によ−）で予
め決っている。

カスタムセル３〜６及びスタンダードセル７との間のチ
ップ１上の空いている領域は配線領域で、横方向配線領
ＩＰ１８と縦方向Ｆｉ′ｉ！線領１９とがある。

上記の描込において、カスタムセル３へ・６は各々Ｉ１
０セル２に最も近い所に配置されることになる。カスタ
ムセル３〜６は前記したようにスタンダードセルフに比
し電源端子等の端子数が多く、そのため配線数を多く必
要とする。

しかし、カスタムセル３〜６はＩ１０セル２に最も近い
ので、配線が容易となる。しかも、スタンダードセルフ
は列構造なので、電源配線がより容易となる。

ところで、本発明ではカスタムセルをチップの四辺に沿
って配置し、特に四隅に優先して配置ηる。このため、
従来は、第２図（Ａ）に示す如く、カスタムセル１０を
チップ１１の四隅に配置していなかったので、大きな空
白領域（メガホール）１２が存在していたが、本発明に
よれば、カスタムセル１０を第２図（Ｂ）に示す如く、
その左端が、左端のスタンダードセル列１３の左側端に
一致するように配置する。

このため、新たにセルを配置できる領域１４が生じ、ス
タンダードセル列１３等のセル列も１３ａ等で示す如く
、セル列の長さを減少することができる。これにより、
不要なメガホール１２を排除でき、高密度のり、ＳＩを
構成することができる。

／；　Ｊ３、本発明は上記の実施例に限定されるしので
はなく、例えばスタンダードセルは種類に応じて高さが
一定で幅が異なる構造としてもよく、この場合は、スタ
ンダードセルは長さが異なる幅方面に各々−列に整列し
た列構造とされて配置される。

〔発明の効果〕

上述の如く、本発明によれば、大規模セル（カスタムセ
ル）をチップの四辺に配置するようにしたので、電源配
線が容易となり、また標準のセル（スタンダードセル）
を列構造に配置したのでより電源配線が容易となり、完
全自動レイアラ１〜により構成することができる等の特
長を有するものである。

【図面の簡単な説明】

第１図は本発明の要部の一実施例の構造を示す図、 第２図は本発明のカスタムセルの配置を説明する図であ
る。 図において、 １はチップ、 ２はＩ１０セル、 ３〜６は大規模セル（カスタムセル）、７は標準のセル
（スタンダードセル）である。 ／　；

Claims (1)

【特許請求の範囲】
1. スタンダードセル方式により設計され、予め用意してあ
   る高さ及び幅のうちいずれか一方が一定の標準のセルと
   高さ及び幅が任意の大きさの大規模セルとより構成され
   た半導体装置において、チップ（１）の四辺に沿って前
   記大規模セル（３〜６）を配置し、かつ、該チップ（１
   ）上の空いている領域には前記標準のセルの互いに長さ
   が異なる部分の方向に整列した列構造に前記標準のセル
   （７）を配置してなることを特徴とする半導体装置。