JPS60226137A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、マスクスライス方式を採用す
る半導体集積回路装置に適用して有効な技術に関するも
のである。

［背景技術］ 標準化された半導体素子を規則的に複数配置して設け、
該半導体素子間に施す配線パターンを変更するのみで種
々の論理機能を抽出することが可能なマスクスライス方
式を採用する半導体集積回路装置は、一層の多様化を図
るために、メモリ機能を搭載する傾向にある。

そこで、論理機能を構成する半導体素子が配置されたい
わゆるランダムロジック部の一部の領域に、メモリ機能
を構成する半導体素子を配置したメモリブロックを搭載
するメモリブロック方式の半導体集積回路装置が提案さ
れている。

また、論理機能を構成する半導体素子を一定の数で規則
的に配置したベーシックセル列を、前記ランダムロジッ
ク部に所定ピッチで規則的に複数配置し、ベーシックセ
ル列間の配線領域にメモリ機能を構成する半導体素子を
埋込む埋込み方式の半導体集積回路装置が提案されてい
る。

しかしながら、かかる技術における検討の結果、本発明
者は、前記メモリブロック方式又は埋込み方式の半導体
集積回路装置は、以下に述べる原因により、メモリ機能
を搭載したにもかかわらず、多様化を図ることができな
いという問題点を見い出した。

メモリブロック方式の半導体集積回路装置は、メモリブ
ロックの使用、不使用にかかわらず、ランダムロジック
部の一部の領域に常時メモリ機能を構成する半導体素子
を配置する必要があり、論理機能を構成する半導体素子
の数及び配線領域の面積が減少するので、充分な論理機
能を抽出することができない。

埋込み方式の半導体集積回路装置は、メモリ機能を抽出
しない場合には、充分な論理機能を抽出することができ
るが、メモリ機能を抽出する場合には、配線領域の損失
及びメモリ機能を構成する半導体素子間の接続のために
ベーシックセル列に配置された多くの半導体素子の損失
を生じるので、充分な論理機能を抽出することができな
い。

なお、たとえば雑誌「日経エレクトロニクス」１９８３
年２月２１日号のＰｉｌｌ以下に示されている。

［発明の目的］ 本発明の目的は、メモリ機能を搭載するマスタスライス
方式を採用する半導体集積回路装置において、メモリ機
能の抽出又は抽出しない場合でも充分な論理機能を抽出
することが可能な技術手段を提供することにある。

本発明の他の目的は、メモリ機能を搭載するマスクスラ
イス方式を採用する半導体集積回路装置において、その
多様化を図ることが可能な技術手段を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、マスタスライス方式を採用する半導体集積回
路装置において、入出力回路が配置されるその周辺部の
角部にメモリ回路を設けることによって、メモリ機能の
抽出又は抽出しない場合でも充分な論理機能を抽出する
ことができるので、その多様化を図ることができる。

以下、本発明の構成について、実施例とともに説明する
。

［実施例］ 第１図は、本発明の一実施例を説明するためのマスタス
ライス方式を採用する半導体集積回路装置の概略平面図
、第２図は、第１図のマスタスライス方式を採用する半
導体集積回路装置の周辺部の・角部を示す拡大平面図で
ある。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図及び第２図において、１はマスクスライス方式を
採用する半導体集積回路装置である。

２は半導体集積回路装置ｌの最も周辺部に複数配置され
た外部入出力端子であり、内部集積回路と外部機器との
電気的な接続をするためのものである。外部入出力端子
２は、多くの論理機能を抽出するために、例えば、１０
×１０［Ｗ１２］程度の寸法を有する半導体集積回路装
置１で、２００ピン程度の数で配置されて設けられてい
る。

３は外部入出力端子２と内部集積回路との間部であって
半導体集積回路装置１の周辺部に規則的に複数配置して
設けられた入出力回路であり、外部機器と内部集積回路
との間を伝達する電気信号レベルの制御をするためのも
のである。

入出力回路３は、例えば、２００ピン程度の外部入出力
端子２を有する半導体集積回路装置ｌでは、−辺に５０
［個］程度の数で配置する必要がある。

そして、入出力回路３は、例えば、入力バッファ回路、
出カバソファ回路、入力保護回路及び出力保護回路を構
成し得るように半導体素子が配置されており、一つのサ
イズが０．８〜０．９　’［ｎｎｌ　Ｘｏ、１〜０．２
［ｎｗｎ］ｎｎｌ寸法の方形状に構成される。

さらに、入出力回路３は、所定方向に延在し複数（例え
ば、５０［個］）配置されて入出力回路群を構成し、自
動配置配線システムにより自動配置ができるように規格
化されているので、異なる方向に延在する入出力回路群
の交差部すなわち半導体集積回路装置ｌの角部には、そ
の配置を施さない領域が構成できる。

４は半導体集積回路装置１の角部の入出力回路３の配置
が施されない領域に配置して設けられたメモリ回路であ
り、メモリ機能を抽出するためのものである。

このメモリ回路４は、例えば、ダイナミック型ランダム
アクセスメモリ、スタティック型ランダムアクセスメモ
リ、リードオンリーメモリ等を構成し得るような半導体
素子が規則的に配置して設けられている。

そして、メモリ回路４は、半導体集積回路装置ｌの一つ
の角部に０．８−０．９　［＋ｎｍ］　Ｘｏ、８〜０．
９　［ｎｗｎ］ｎｎｌ寸法で配置することができ、全体
では２．５〜３．３’　［＋ｎｍ２］程度の面積で配置
することができる。

４Ａはメモリ回路４と複数の入出力回路３で囲まれたラ
ンダムロジック部の端部との間に施された配線であり、
メモリ回路４と内部集積回路とを自動配置配線システム
による自動配線で電気的に接続できるようにするための
ものである。

５は半導体集積回路装置１のランダムロジック部に所定
ピッチで規則的に複数配置されて設けられたベーシック
セル列であり、論理機能を構成し得る標準化された半導
体素子が規則的に複数配置して設けられている。この標
準化された半導体素子は、例えば、ＭＩＳＦＥＴ、ＣＭ
ＩＳ、バイポーラトランジスタ等であり、インバータ回
路、ＮＡＮＤゲー１回路、フリップフロップ回路等の単
位論理回路を構成するようになっている。

６はランダムロジック部のベーシックセル列５間部に設
けられた配線領域であり、主として、前記単位論理回路
間を電気的に接続する所定のパターンの配線を施すため
のものである。

前述しているラング１１０シ９９部は、主として、ベー
シックセル列５と配線領域６とによって構成されている
。

［効果コ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような＾効果を得ること
ができる。

（１）、マスクスライス方式を採用する半導体集積回路
装置において、入出力回路が配置されるその周辺部の角
部にメモリ回路を設けることによって、メモリ機能を抽
出してもベーシックセル列及び配線領域を損失すること
はなく、又、抽出しない場合でもメモリ回路搭載による
ランダムロジック部の面積を縮小することはなくなるの
で、充分な論理機能を抽出することができる。

（２）、前記（１）により、充分な論理機能を抽出する
ことができるので、マスクスライス方式を採用する半導
体集積回路装置の多様化を図ることがてきる。

以−１−１本発明者によ−）でなされた発明を実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例−えば、前記実施例は、マスクスライス方式を採用す
る半導体集積回路装置に適用した例について説明したが
、カスタム方式を採用する半導体集積回路装置に適用し
てもよい。

Ｍ面の筒中な説明 第１図は、本発明の一実施例を説明するためのマスクス
ライス方式を採用する半導体集積回路装置の概略平面図
、 第２図は、第１図のマスタスライス方式を採用する半導
体集積回路装置の周辺部の角部を示す拡大平面図である
。

図中、１　半導体集積回路装ば、２・外部入出力端子、
３−入出力回路、４　メモリ回路、４Ａ・配線、５・ベ
ーシックセル列、６・・−配線領域である。

第　１　図

Claims (1)

1. 【特許請求の範囲】 ■、その周辺部に規則的に配置された複数の入出力回路
   に囲まれた領域に、標準化された半導体素子を規則的に
   複数配置して設け、該半導体素子間に施す配線パターン
   を変更することにより異なる論理機能を実現する半導体
   集積回路装置であって、前記入出力回路の配置されるそ
   の周辺部の所定の領域に、メモリ回路を具備してなるこ
   とを特徴とする半導体集積回路装置。 ２、前記メモリ回路は、第１の方向に延在して複数配置
   される入出力回路群と、第１の方向と異なり、第２の方
   向に延在して複数配置される入出力回路群との交差部に
   設けられてなることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、前記メモリ回路は、その周辺部の角部に配置して設
   けられていることを特徴とする特許請求の範囲第１項又
   は第２項記載の半導体集積回路装置。