JPH0536774A - マスタスライス型半導体集積回路装置 - Google Patents
マスタスライス型半導体集積回路装置Info
- Publication number
- JPH0536774A JPH0536774A JP19296191A JP19296191A JPH0536774A JP H0536774 A JPH0536774 A JP H0536774A JP 19296191 A JP19296191 A JP 19296191A JP 19296191 A JP19296191 A JP 19296191A JP H0536774 A JPH0536774 A JP H0536774A
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- JP
- Japan
- Prior art keywords
- input
- gate array
- circuit
- output
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ゲートアレイの論理構成用入出力端子をチッ
プ全外周縁に配置可能とする該ゲートアレイの電気的特
性評価回路専用入出力端子の配置構造を提供することで
ある。 【構成】 マスタスライス方式のゲートアレイに於て、
該ゲートアレイが構成する論理回路１０２と関係なく該
ゲートアレイのトランジスタの電気的特性評価する回路
が１０８，１０９，１１０，１１１の領域に配置され該
評価用回路は専用の外部接続用入出力端子を有し、該外
部接続用入出力端子が前記ゲートアレイが構成する論理
回路用のパッケージに直接電気的に接続される前記入出
力端子の配置位置よりチップ内部に配置されることを特
徴とする。 【効果】 マスタスライス方式のゲートアレイに於て半
導体基板をパッケージに実装する際に半導体基板のコー
ナー領域近傍に於ける実装が容易になるという効果を有
する。
プ全外周縁に配置可能とする該ゲートアレイの電気的特
性評価回路専用入出力端子の配置構造を提供することで
ある。 【構成】 マスタスライス方式のゲートアレイに於て、
該ゲートアレイが構成する論理回路１０２と関係なく該
ゲートアレイのトランジスタの電気的特性評価する回路
が１０８，１０９，１１０，１１１の領域に配置され該
評価用回路は専用の外部接続用入出力端子を有し、該外
部接続用入出力端子が前記ゲートアレイが構成する論理
回路用のパッケージに直接電気的に接続される前記入出
力端子の配置位置よりチップ内部に配置されることを特
徴とする。 【効果】 マスタスライス方式のゲートアレイに於て半
導体基板をパッケージに実装する際に半導体基板のコー
ナー領域近傍に於ける実装が容易になるという効果を有
する。
Description
【０００１】
【産業上の利用分野】本発明はマスタスライス型半導体
集積回路装置に係わりトランジスタの電気的特性評価回
路専用の外部接続用入出力端子の配置構造に関する。
集積回路装置に係わりトランジスタの電気的特性評価回
路専用の外部接続用入出力端子の配置構造に関する。
【０００２】
【従来の技術】マスタスライス方式のゲートアレイに於
て其の電気的特性評価用回路を該ゲートアレイのコーナ
ー領域に配置している。
て其の電気的特性評価用回路を該ゲートアレイのコーナ
ー領域に配置している。
【０００３】図３に従来の方式に於けるマスタスライス
方式のゲートアレイの全体構成図を示す。図中に於て３
０４、３０５、３０６、３０７は基本セル領域３０２の
外部かつ各々の辺に平行に配置される入出力基本セル列
であり、入出力基本セル３１４、３１５、３１２、３１
３が配置される。前記入出力端子３０３はチップ外周部
に配置される。３０８、３０９、３１０、３１１はチッ
プのコーナー領域であり、従来の方式ではトランジスタ
の電気的特性評価回路等、ゲートアレイの回路構成上必
要な基本セル、入出力基本セルは存在しない。
方式のゲートアレイの全体構成図を示す。図中に於て３
０４、３０５、３０６、３０７は基本セル領域３０２の
外部かつ各々の辺に平行に配置される入出力基本セル列
であり、入出力基本セル３１４、３１５、３１２、３１
３が配置される。前記入出力端子３０３はチップ外周部
に配置される。３０８、３０９、３１０、３１１はチッ
プのコーナー領域であり、従来の方式ではトランジスタ
の電気的特性評価回路等、ゲートアレイの回路構成上必
要な基本セル、入出力基本セルは存在しない。
【０００４】図４に従来の方式に於けるチップのコーナ
ー領域の前記入出力端子の配置構造図を示す。図４に於
て基本セル領域４０２の外周部に配置された基本セル４
０３、４０４は図３の３１２、３１３に相当する。ま
た、図３のコーナー領域３１１に相当する図４のコーナ
ー領域にトランジスタ電気的特性評価回路等の回路４０
５を配置する領域と、回路４０５の専用入出力端子４０
７が配置される。従来、該回路４０５専用の入出力端子
４０７はゲートアレイの構成する論理の入出力端子４０
６と同様にチップの最外周部に配置され、該回路４０５
専用の入出力端子とチップの外周縁との間に配置される
入出力端子はない。
ー領域の前記入出力端子の配置構造図を示す。図４に於
て基本セル領域４０２の外周部に配置された基本セル４
０３、４０４は図３の３１２、３１３に相当する。ま
た、図３のコーナー領域３１１に相当する図４のコーナ
ー領域にトランジスタ電気的特性評価回路等の回路４０
５を配置する領域と、回路４０５の専用入出力端子４０
７が配置される。従来、該回路４０５専用の入出力端子
４０７はゲートアレイの構成する論理の入出力端子４０
６と同様にチップの最外周部に配置され、該回路４０５
専用の入出力端子とチップの外周縁との間に配置される
入出力端子はない。
【０００５】
【発明が解決しようとする課題】上記従来技術ではマス
タスライス型半導体集積回路装置に必要なトランジスタ
の電気的特性評価等の回路を入出力基本セルが配置不可
能の領域であるコーナー領域に配置しているために、該
コーナー領域に入出力端子を配置することが不可能であ
る。従って、チップをパッケージに実装する場合にチッ
プのコーナー領域近傍に於て実装が困難になるという問
題点を有する。
タスライス型半導体集積回路装置に必要なトランジスタ
の電気的特性評価等の回路を入出力基本セルが配置不可
能の領域であるコーナー領域に配置しているために、該
コーナー領域に入出力端子を配置することが不可能であ
る。従って、チップをパッケージに実装する場合にチッ
プのコーナー領域近傍に於て実装が困難になるという問
題点を有する。
【０００６】そこで本発明はこのような問題点を解決す
るためのもので其の目的とするところはマスタスライス
方式のゲートアレイで該ゲートアレイの論理構成用入出
力端子を半導体基板の全外周縁に配置可能とする該ゲー
トアレイの電気的特性評価回路専用入出力端子の配置構
造を提供することが目的である。
るためのもので其の目的とするところはマスタスライス
方式のゲートアレイで該ゲートアレイの論理構成用入出
力端子を半導体基板の全外周縁に配置可能とする該ゲー
トアレイの電気的特性評価回路専用入出力端子の配置構
造を提供することが目的である。
【０００７】
【課題を解決するための手段】半導体基板上に論理を構
成する基本セルと入出力論理を構成する入出力基本セル
及びパッケージに直接電気的に接続される入出力端子が
規則的に配置されるマスタスライス方式のゲートアレイ
に於て、該ゲートアレイが構成する論理回路と関係なく
該ゲートアレイのトランジスタの電気的特性評価する回
路が配置され該評価用回路は専用の外部接続用入出力端
子を有し、該外部接続用入出力端子が前記ゲートアレイ
が構成する論理回路用のパッケージに直接電気的に接続
される前記入出力端子の配置位置よりチップ内部に配置
されることを特徴とする。
成する基本セルと入出力論理を構成する入出力基本セル
及びパッケージに直接電気的に接続される入出力端子が
規則的に配置されるマスタスライス方式のゲートアレイ
に於て、該ゲートアレイが構成する論理回路と関係なく
該ゲートアレイのトランジスタの電気的特性評価する回
路が配置され該評価用回路は専用の外部接続用入出力端
子を有し、該外部接続用入出力端子が前記ゲートアレイ
が構成する論理回路用のパッケージに直接電気的に接続
される前記入出力端子の配置位置よりチップ内部に配置
されることを特徴とする。
【０００８】
【実施例】図１に本発明のトランジスタの電気的特性回
路領域と入出力端子の配置構造を有するマスタスライス
方式のゲートアレイの全体構成例を示す。前記基本セル
領域１０２の外周部に前記入出力基本セル１１２、１１
３、１１４、１１５により構成される前記入出力基本セ
ル領域１０６、１０７、１０４、１０５が配置されてい
る。該入出力基本セル領域の外周部に於て半導体基板１
０１の全外周縁に前記入出力端子１０３が配置されてい
る。また、本発明に於てトランジスタの電気的特性評価
専用回路及び該回路の入出力端子は１０８、１０９、１
１０、１１１の領域に設定される。
路領域と入出力端子の配置構造を有するマスタスライス
方式のゲートアレイの全体構成例を示す。前記基本セル
領域１０２の外周部に前記入出力基本セル１１２、１１
３、１１４、１１５により構成される前記入出力基本セ
ル領域１０６、１０７、１０４、１０５が配置されてい
る。該入出力基本セル領域の外周部に於て半導体基板１
０１の全外周縁に前記入出力端子１０３が配置されてい
る。また、本発明に於てトランジスタの電気的特性評価
専用回路及び該回路の入出力端子は１０８、１０９、１
１０、１１１の領域に設定される。
【０００９】図２に本発明に於けるトランジスタの電気
的特性評価用専用回路と該専用入出力端子、及び入出力
端子の配置関係図を示す。図２に於て基本セル領域２０
２の外周部に配置された基本セル２０３、２０４は図１
の１１２、１１３に相当する。また、図１のコーナー領
域１１１に相当する図２のコーナー領域にトランジスタ
電気的特性評価回路の回路２０５を配置する領域と、回
路２０５の専用入出力端子２０７が配置される。該トラ
ンジスタ電気的特性評価専用回路２０５の専用入出力端
子２０７は独立した電源端子ＶＤＤ、ＶＳＳ及び入出力
端子である。また、２０６はゲートアレイの構成する論
理の入出力端子である。図２に於てゲートアレイの構成
する論理に関する信号が前記入出力端子より金属配線２
０９、接続ビア２１３を介して前記入出力基本セル２０
４に入力され、該入出力基本セル２０４の構成する入力
論理回路により信号変換され、接続ビア２１５、金属配
線２１１を介して基本セル領域２０２へ入力される。ま
た、基本セル領域２０２に於て変換された信号は金属配
線２１０、接続ビア２１４を介して前記入出力基本セル
２０３に入力され、該入出力基本セル２０３の構成する
出力論理回路により信号変換され、接続ビア２１２、金
属配線２０８を介して前記入出力端子２０６より外部へ
出力される。従って、本発明のトランジスタ電気的特性
評価回路及び専用入出力端子２０７が前記入出力端子２
０６の内部方向に配置されているという配置構造によっ
て、前記トランジスタ電気的特性評価回路２０５の有無
に関係なく半導体基板の全外周縁に前記入力端子２０６
を配置可能であり、前記入出力基本セル２０３と前記入
力端子２０６を接続する金属配線２０８を配置すること
により該ゲートアレイの構成する論理の入出力端子とな
る。
的特性評価用専用回路と該専用入出力端子、及び入出力
端子の配置関係図を示す。図２に於て基本セル領域２０
２の外周部に配置された基本セル２０３、２０４は図１
の１１２、１１３に相当する。また、図１のコーナー領
域１１１に相当する図２のコーナー領域にトランジスタ
電気的特性評価回路の回路２０５を配置する領域と、回
路２０５の専用入出力端子２０７が配置される。該トラ
ンジスタ電気的特性評価専用回路２０５の専用入出力端
子２０７は独立した電源端子ＶＤＤ、ＶＳＳ及び入出力
端子である。また、２０６はゲートアレイの構成する論
理の入出力端子である。図２に於てゲートアレイの構成
する論理に関する信号が前記入出力端子より金属配線２
０９、接続ビア２１３を介して前記入出力基本セル２０
４に入力され、該入出力基本セル２０４の構成する入力
論理回路により信号変換され、接続ビア２１５、金属配
線２１１を介して基本セル領域２０２へ入力される。ま
た、基本セル領域２０２に於て変換された信号は金属配
線２１０、接続ビア２１４を介して前記入出力基本セル
２０３に入力され、該入出力基本セル２０３の構成する
出力論理回路により信号変換され、接続ビア２１２、金
属配線２０８を介して前記入出力端子２０６より外部へ
出力される。従って、本発明のトランジスタ電気的特性
評価回路及び専用入出力端子２０７が前記入出力端子２
０６の内部方向に配置されているという配置構造によっ
て、前記トランジスタ電気的特性評価回路２０５の有無
に関係なく半導体基板の全外周縁に前記入力端子２０６
を配置可能であり、前記入出力基本セル２０３と前記入
力端子２０６を接続する金属配線２０８を配置すること
により該ゲートアレイの構成する論理の入出力端子とな
る。
【００１０】また、本発明の実施例に於ては前記コーナ
ー領域近傍の前記入出力端子を前記入出力基本セルと接
続しているが、前記トランジスタの電気的特性評価用専
用回路専用入出力端子を該入出力端子と接続することも
可能である。
ー領域近傍の前記入出力端子を前記入出力基本セルと接
続しているが、前記トランジスタの電気的特性評価用専
用回路専用入出力端子を該入出力端子と接続することも
可能である。
【００１１】
【発明の効果】以上記したように本発明によれば、マス
タスライス方式のゲートアレイに於て半導体基板をパッ
ケージに実装する際に半導体基板のコーナー領域近傍に
於ける実装が容易になるという効果を有する。
タスライス方式のゲートアレイに於て半導体基板をパッ
ケージに実装する際に半導体基板のコーナー領域近傍に
於ける実装が容易になるという効果を有する。
【図１】本発明のトランジスタの電気的特性回路領域と
入出力端子の配置構造を有するマスタスライス方式のゲ
ートアレイの全体構成図である。
入出力端子の配置構造を有するマスタスライス方式のゲ
ートアレイの全体構成図である。
【図２】本発明に於けるトランジスタの電気的特性評価
用専用回路と該専用入出力端子、及び入出力端子の配置
関係図である。
用専用回路と該専用入出力端子、及び入出力端子の配置
関係図である。
【図３】従来の方式に於けるマスタスライス方式のゲー
トアレイの全体構成図である。
トアレイの全体構成図である。
【図４】従来の方式に於けるチップのコーナー領域の入
出力端子の配置構造図である。
出力端子の配置構造図である。
１０１、２０１、３０１、４０１ ・・・ 半導体基板 １０２、２０２、３０２、４０２ ・・・ 基本セル領
域 １０３、２０６、３０３ ・・・ 入出力端子（パッ
ド） １０４、１０５、１０６、１０７、３０４、３０５、３
０６、３０７ ・・・入出力基本セル列 １１２、１１３、１１４、１１５、２０３、２０４ ３
１２、３１３、３１４、３１５、４０３、４０４ ・・
・ 入出力基本セル ２０５、４０５ ・・・ トランジスタ電気的特性評価
専用回路 １０８、１０９、１１０、１１１、３０８、３０９、３
１０、３１１ ・・・トランジスタ電気的特性評価専用
回路及び専用入出力端子領域 ２０７、４０７ ・・・ トランジスタ電気的特性評価
専用回路専用入出力端子 ２１２、２１３、２１４、２１５ ・・・ ビア ２０８、２０９、２１０、２１１ ・・・ 金属配線層
域 １０３、２０６、３０３ ・・・ 入出力端子（パッ
ド） １０４、１０５、１０６、１０７、３０４、３０５、３
０６、３０７ ・・・入出力基本セル列 １１２、１１３、１１４、１１５、２０３、２０４ ３
１２、３１３、３１４、３１５、４０３、４０４ ・・
・ 入出力基本セル ２０５、４０５ ・・・ トランジスタ電気的特性評価
専用回路 １０８、１０９、１１０、１１１、３０８、３０９、３
１０、３１１ ・・・トランジスタ電気的特性評価専用
回路及び専用入出力端子領域 ２０７、４０７ ・・・ トランジスタ電気的特性評価
専用回路専用入出力端子 ２１２、２１３、２１４、２１５ ・・・ ビア ２０８、２０９、２１０、２１１ ・・・ 金属配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板上に論理を構成する基本セル
と入出力論理を構成する入出力基本セル及びパッケージ
に直接電気的に接続される入出力端子が規則的に配置さ
れるマスタスライス方式のゲートアレイに於て、該ゲー
トアレイが構成する論理回路と関係なく該ゲートアレイ
のトランジスタの電気的特性評価する回路が配置され該
評価用回路は専用の外部接続用入出力端子を有し、該外
部接続用入出力端子が前記ゲートアレイが構成する論理
回路用のパッケージに直接電気的に接続される前記入出
力端子の配置位置よりチップ内部に配置されることを特
徴とするマスタスライス型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19296191A JPH0536774A (ja) | 1991-08-01 | 1991-08-01 | マスタスライス型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19296191A JPH0536774A (ja) | 1991-08-01 | 1991-08-01 | マスタスライス型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536774A true JPH0536774A (ja) | 1993-02-12 |
Family
ID=16299918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19296191A Pending JPH0536774A (ja) | 1991-08-01 | 1991-08-01 | マスタスライス型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536774A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603624A (en) * | 1993-12-20 | 1997-02-18 | Yazki Corporation | Connector with fitting operation lever |
| US6356095B1 (en) | 2000-03-22 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
-
1991
- 1991-08-01 JP JP19296191A patent/JPH0536774A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603624A (en) * | 1993-12-20 | 1997-02-18 | Yazki Corporation | Connector with fitting operation lever |
| US6356095B1 (en) | 2000-03-22 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
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