JPH05175414A - 集積回路の実装方法 - Google Patents
集積回路の実装方法Info
- Publication number
- JPH05175414A JPH05175414A JP3337364A JP33736491A JPH05175414A JP H05175414 A JPH05175414 A JP H05175414A JP 3337364 A JP3337364 A JP 3337364A JP 33736491 A JP33736491 A JP 33736491A JP H05175414 A JPH05175414 A JP H05175414A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- power supply
- layer
- ground
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6611—Wire connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 電圧降下や論理素子のスイッチングによるグ
ランドノイズを低減し誤動作を防止する。 【構成】 半導体集積回路3と集積回路パッケージ1と
の間を電気的に接続するに際し、半導体集積回路3上の
接地線4及び電源線7と集積回路パッケージ1上の接地
層5及び電源層8とを矩形状の接地接続板6及び電源接
続板9を用いて面接続することにより、接地線と接地層
及び電源線と電源層を電気的に接続する導体の抵抗やイ
ンダクタンスを小さくする。
ランドノイズを低減し誤動作を防止する。 【構成】 半導体集積回路3と集積回路パッケージ1と
の間を電気的に接続するに際し、半導体集積回路3上の
接地線4及び電源線7と集積回路パッケージ1上の接地
層5及び電源層8とを矩形状の接地接続板6及び電源接
続板9を用いて面接続することにより、接地線と接地層
及び電源線と電源層を電気的に接続する導体の抵抗やイ
ンダクタンスを小さくする。
Description
【0001】
【産業上の利用分野】本発明は、集積回路の実装方法に
関し、特に半導体集積回路と集積回路パッケージとの間
を電気的に接続する集積回路の実装方法に関する。
関し、特に半導体集積回路と集積回路パッケージとの間
を電気的に接続する集積回路の実装方法に関する。
【0002】
【従来の技術】従来の、この種の集積回路の実装方法
は、半導体集積回路の接地線及び電源線と集積回路パッ
ケージの接地層及び電源層との接続が、信号線の接続と
同様に、導体のリード線若しくはワイヤー線を介して行
われていた。
は、半導体集積回路の接地線及び電源線と集積回路パッ
ケージの接地層及び電源層との接続が、信号線の接続と
同様に、導体のリード線若しくはワイヤー線を介して行
われていた。
【0003】
【発明が解決しようとする課題】上述した従来の集積回
路の実装方法は、半導体集積回路と集積回路パッケージ
の間の接地線と接地層の接続及び電源線と電源層の接続
が導体のリード線若しくはワイヤー線を介して行われて
いるので、リード線若しくはワイヤー線の抵抗やインダ
クタンスが大きく、電圧降下や論理素子のスイッチング
によるグランドノイズにより誤動作し易いという欠点が
ある。
路の実装方法は、半導体集積回路と集積回路パッケージ
の間の接地線と接地層の接続及び電源線と電源層の接続
が導体のリード線若しくはワイヤー線を介して行われて
いるので、リード線若しくはワイヤー線の抵抗やインダ
クタンスが大きく、電圧降下や論理素子のスイッチング
によるグランドノイズにより誤動作し易いという欠点が
ある。
【0004】そこで、本発明は、電圧降下や論理素子の
スイッチングによるグランドノイズを低減し誤動作を防
止し得る集積回路の実装方法の提供を目的とする。
スイッチングによるグランドノイズを低減し誤動作を防
止し得る集積回路の実装方法の提供を目的とする。
【0005】
【課題を解決するための手段】本発明の集積回路の実装
方法は、半導体集積回路と集積回路パッケージとの間を
電気的に接続するに際し、半導体集積回路上の接地線及
び電源線と集積回路パッケージ上の接地層及び電源層と
を幅広の板状導体を用いて面接続する方法である。
方法は、半導体集積回路と集積回路パッケージとの間を
電気的に接続するに際し、半導体集積回路上の接地線及
び電源線と集積回路パッケージ上の接地層及び電源層と
を幅広の板状導体を用いて面接続する方法である。
【0006】前記接地線と接地層及び電源線と電源層の
面接続は、半導体集積回路の各辺毎に区別して行うこと
が好ましい。
面接続は、半導体集積回路の各辺毎に区別して行うこと
が好ましい。
【0007】又、前記接地線と接地層及び電源線と電源
層の面接続は、半導体集積回路の各辺において上下に隔
てて行うようにしてもよい。
層の面接続は、半導体集積回路の各辺において上下に隔
てて行うようにしてもよい。
【0008】
【作用】上記手段においては、接地線と接地層及び電源
線と電源層を電気的に接続する導体の抵抗やインダクタ
ンスが小さい。
線と電源層を電気的に接続する導体の抵抗やインダクタ
ンスが小さい。
【0009】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0010】図1,図2及び図3は本発明の一実施例の
集積回路の実装方法を示す要部の縦断面図、その平面図
及び全体の平面図である。
集積回路の実装方法を示す要部の縦断面図、その平面図
及び全体の平面図である。
【0011】集積回路パッケージ1とそのキャビティ2
内に搭載された半導体集積回路3との間を電気的に接続
するに際しては、方形の半導体集積回路3上の相対する
1組の辺にこれらと平行に配置した接地線4と、各接地
線4と対応させて露出された集積回路パッケージ1の接
地層5とを、両者間に掛け渡した矩形状の接地接続板6
を介して面接続する。
内に搭載された半導体集積回路3との間を電気的に接続
するに際しては、方形の半導体集積回路3上の相対する
1組の辺にこれらと平行に配置した接地線4と、各接地
線4と対応させて露出された集積回路パッケージ1の接
地層5とを、両者間に掛け渡した矩形状の接地接続板6
を介して面接続する。
【0012】一方、半導体集積回路3上の相対する残り
の1組の辺にこれらと平行に配置した電源線7と、各電
源線7と対応させて露出された集積回路パッケージ1の
電源層8とを、両者間に掛け渡した矩形状の電源接続板
9を介して面接続する。
の1組の辺にこれらと平行に配置した電源線7と、各電
源線7と対応させて露出された集積回路パッケージ1の
電源層8とを、両者間に掛け渡した矩形状の電源接続板
9を介して面接続する。
【0013】そして、集積回路パッケージ1と半導体集
積回路3との信号線の接続は、通常のように、集積回路
信号パッド10とパッケージ信号パッド11とをワイヤ
ー線12(図3においては1本のみ示す)を介してボン
ディングすることにより行う。
積回路3との信号線の接続は、通常のように、集積回路
信号パッド10とパッケージ信号パッド11とをワイヤ
ー線12(図3においては1本のみ示す)を介してボン
ディングすることにより行う。
【0014】図4は本発明の他の実施例の集積回路の実
装方法を示す要部の縦断面図である。
装方法を示す要部の縦断面図である。
【0015】この実施例では、半導体集積回路3上の各
辺にこれらと平行に適宜に離隔しかつ高さを異ならせて
配置した接地線13及び電源線14と、各接地線13及
び電源線14と対応させて露出された集積回路パッケー
ジ1の接地層5及び電源層8とを、それぞれの両者間に
掛け渡した矩形状の接地接続板15及び電源接続板16
を介して上下に隔てて面接続する。
辺にこれらと平行に適宜に離隔しかつ高さを異ならせて
配置した接地線13及び電源線14と、各接地線13及
び電源線14と対応させて露出された集積回路パッケー
ジ1の接地層5及び電源層8とを、それぞれの両者間に
掛け渡した矩形状の接地接続板15及び電源接続板16
を介して上下に隔てて面接続する。
【0016】他の構成は、図1〜図3のものと同様であ
るので、同一の構成部材等には同一の符号を付してその
説明を省略する。
るので、同一の構成部材等には同一の符号を付してその
説明を省略する。
【0017】なお、上述した各実施例においては、接地
接続板6,15及び電源接続板9,16を介して面接続
する場合について説明したが、これに限定されるもので
はなく、集積回路パッケージ1の接地層5及び電源層8
を板状の導体として用いてもよい。すなわち、接地層5
及び電源層8をキャビティ2内に適宜に延在させ、半導
体集積回路3の接地線4,13及び電源線7,14と直
接に面接続するようにしてもよい。
接続板6,15及び電源接続板9,16を介して面接続
する場合について説明したが、これに限定されるもので
はなく、集積回路パッケージ1の接地層5及び電源層8
を板状の導体として用いてもよい。すなわち、接地層5
及び電源層8をキャビティ2内に適宜に延在させ、半導
体集積回路3の接地線4,13及び電源線7,14と直
接に面接続するようにしてもよい。
【0018】
【発明の効果】以上説明したように、本発明の集積回路
の実装方法によれば、半導体集積回路と集積回路パッケ
ージの接地線と接地層及び電源線と電源層を電気的に接
続する導体の抵抗やインダクタンスが小さくなるので、
電圧降下や論理素子のスイッチングによるグランドノイ
ズを低減し誤動作を防止できる効果がある。
の実装方法によれば、半導体集積回路と集積回路パッケ
ージの接地線と接地層及び電源線と電源層を電気的に接
続する導体の抵抗やインダクタンスが小さくなるので、
電圧降下や論理素子のスイッチングによるグランドノイ
ズを低減し誤動作を防止できる効果がある。
【図1】本発明の一実施例の集積回路の実装方法を示す
要部の縦断面図である。
要部の縦断面図である。
【図2】本発明の一実施例の集積回路の実装方法を示す
要部の平面図である。
要部の平面図である。
【図3】本発明の一実施例の集積回路の実装方法を示す
全体の平面図である。
全体の平面図である。
【図4】本発明の他の実施例の集積回路の実装方法を示
す要部の縦断面図である。
す要部の縦断面図である。
【符号の説明】 1 集積回路パッケージ 3 半導体集積回路 4 接地線 5 接地層 6 接地接続板 7 電源線 8 電源線 9 電源接続板 13 接地線 14 電源線 15 接地接続板 16 電源接続板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 25/18
Claims (3)
- 【請求項1】半導体集積回路と集積回路パッケージとの
間を電気的に接続するに際し、半導体集積回路上の接地
線及び電源線と集積回路パッケージ上の接地層及び電源
層とを幅広の板状導体を用いて面接続することを特徴と
する集積回路の実装方法。 - 【請求項2】請求項1記載の集積回路の実装方法におい
て、前記接地線と接地層及び電源線と電源層の面接続
を、半導体集積回路の各辺毎に区別して行うことを特徴
とする集積回路の実装方法。 - 【請求項3】請求項1記載の集積回路の実装方法におい
て、前記接地線と接地層及び電源線と電源層の面接続
を、半導体集積回路の各辺において上下に隔てて行うこ
とを特徴とする集積回路の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3337364A JPH05175414A (ja) | 1991-12-20 | 1991-12-20 | 集積回路の実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3337364A JPH05175414A (ja) | 1991-12-20 | 1991-12-20 | 集積回路の実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05175414A true JPH05175414A (ja) | 1993-07-13 |
Family
ID=18307932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3337364A Pending JPH05175414A (ja) | 1991-12-20 | 1991-12-20 | 集積回路の実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05175414A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004053987A1 (en) * | 2002-12-10 | 2004-06-24 | Koninklijke Philips Electronics N.V. | High density package interconnect wire bond strip line and method therefor |
CN114900953A (zh) * | 2022-04-19 | 2022-08-12 | 微智医疗器械有限公司 | 多个电子元件与电路板的连接方法、组件及电子设备 |
-
1991
- 1991-12-20 JP JP3337364A patent/JPH05175414A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004053987A1 (en) * | 2002-12-10 | 2004-06-24 | Koninklijke Philips Electronics N.V. | High density package interconnect wire bond strip line and method therefor |
CN114900953A (zh) * | 2022-04-19 | 2022-08-12 | 微智医疗器械有限公司 | 多个电子元件与电路板的连接方法、组件及电子设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1201820A (en) | Semiconductor integrated circuit including a lead frame chip support | |
JP3152662B2 (ja) | 半導体デバイス用多層リードフレーム | |
JP3154579B2 (ja) | 半導体素子搭載用のリードフレーム | |
JPH05136323A (ja) | 集積回路装置 | |
JPH01181540A (ja) | Tabパツケージ | |
US6307255B1 (en) | Multi-layer lead frame for a semiconductor device | |
JPH064595Y2 (ja) | ハイブリッドic | |
JPH04307943A (ja) | 半導体装置 | |
JPH05175414A (ja) | 集積回路の実装方法 | |
JPH04349640A (ja) | アナログ・デジタル混在集積回路装置実装体 | |
JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
JPH0726841Y2 (ja) | 半導体集積回路 | |
JPH0730067A (ja) | 半導体装置 | |
JP2003124331A (ja) | 半導体集積回路装置 | |
JPS61283137A (ja) | 半導体装置 | |
JP2919010B2 (ja) | 半導体集積回路実装構造 | |
JPS61180470A (ja) | 半導体集積回路装置 | |
JPS59165440A (ja) | 集積回路パツケ−ジ | |
JP2001077230A (ja) | リードフレーム及びそれを用いた半導体装置実装体 | |
JPH0576783B2 (ja) | ||
JPH0661297A (ja) | 半導体装置 | |
JP2502994Y2 (ja) | 半導体集積回路装置 | |
JPH0691186B2 (ja) | 半導体集積回路装置 | |
JPH0536774A (ja) | マスタスライス型半導体集積回路装置 | |
JPH04267349A (ja) | 集積回路 |