JPS61180470A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61180470A JPS61180470A JP60021355A JP2135585A JPS61180470A JP S61180470 A JPS61180470 A JP S61180470A JP 60021355 A JP60021355 A JP 60021355A JP 2135585 A JP2135585 A JP 2135585A JP S61180470 A JPS61180470 A JP S61180470A
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- 239000000758 substrate Substances 0.000 abstract description 3
- 230000006378 damage Effects 0.000 description 8
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、例えばゲートアレイ等の半導体集積回路（Ｉ
Ｃ）装置のうち、特にＩＣパッケージ（容器）の無接続
リード端子の静電破壊防止構造に関する。
Ｃ）装置のうち、特にＩＣパッケージ（容器）の無接続
リード端子の静電破壊防止構造に関する。
ＩＣの静電破壊とは、ＩＣの周囲にある物体や人体など
に帯電した静電気が、ＩＣと接触あるいは接近した端子
を通して放電し、それによって絶縁破壊する現象である
。
に帯電した静電気が、ＩＣと接触あるいは接近した端子
を通して放電し、それによって絶縁破壊する現象である
。
現在、ＩＣは驚異的に発展し続けて、あらゆる分野に普
及し、且つ、ＩＣ自体はＬＳＩ、ＶＬＳＩと著しく高集
積化・高密度化されている。それは、ＩＣの信頼度が高
くて、システムや機器の信頼性を向上させていることに
も一因があり、また、ＩＣの高集積化は、高速動作など
ＩＣの性能向上に有利なためである。
及し、且つ、ＩＣ自体はＬＳＩ、ＶＬＳＩと著しく高集
積化・高密度化されている。それは、ＩＣの信頼度が高
くて、システムや機器の信頼性を向上させていることに
も一因があり、また、ＩＣの高集積化は、高速動作など
ＩＣの性能向上に有利なためである。
しかし、上記した静電破壊は、ＩＣの高集積化には逆比
例して増加する傾向にあるもので、静電破壊防止に対し
て高集積化は余り好ましいことではない。従って、ＩＣ
の信頼性の面から、静電破壊について、一層の配慮が必
要である。
例して増加する傾向にあるもので、静電破壊防止に対し
て高集積化は余り好ましいことではない。従って、ＩＣ
の信頼性の面から、静電破壊について、一層の配慮が必
要である。
［従来技術と発明が解決しようとする問題点］このよう
なＩＣの静電気による破壊について、回路的には入力端
子に静電破壊保護策が採られており、例えば第４図に示
すようなショットキークランプトランジスタＴＲとショ
ットキーダイオードＤ、抵抗Ｒを組み合わせたサージ電
圧放電回路が設けられている。同図において、ＩＮは入
力端子。
なＩＣの静電気による破壊について、回路的には入力端
子に静電破壊保護策が採られており、例えば第４図に示
すようなショットキークランプトランジスタＴＲとショ
ットキーダイオードＤ、抵抗Ｒを組み合わせたサージ電
圧放電回路が設けられている。同図において、ＩＮは入
力端子。
ＧはＩＣ内の回路に接続する。また、図示していないが
、出力端子では出力回路が静電破壊から防護する能力を
有しており、同様に静電破壊から保護されている。従っ
て、ＩＣ内の回路はまず安全に保護されていると云って
よい。
、出力端子では出力回路が静電破壊から防護する能力を
有しており、同様に静電破壊から保護されている。従っ
て、ＩＣ内の回路はまず安全に保護されていると云って
よい。
ところが、高集積化されたＬＳＩともなれば、ＩＣパッ
ケージには多数のリード端子（以下、ピンと呼ぶ）が設
けてあり、すべてのピンが内部の回路に接続しているわ
けではない。例えば、ゲートアレイでは数十個のゲート
回路を有していて、パッケージには数十〜数十率程度の
ピンが設けられているが、その内の数本〜数十率のピン
は無接続ピンとなる。
ケージには多数のリード端子（以下、ピンと呼ぶ）が設
けてあり、すべてのピンが内部の回路に接続しているわ
けではない。例えば、ゲートアレイでは数十個のゲート
回路を有していて、パッケージには数十〜数十率程度の
ピンが設けられているが、その内の数本〜数十率のピン
は無接続ピンとなる。
特に、半導体チップを一律に作成して、カスタマ−（使
用者）の要求でチップ内の配線を自在に換えるセミカス
タム方式のゲートアレイでは、無接続ピンの存在は避け
られない問題である。
用者）の要求でチップ内の配線を自在に換えるセミカス
タム方式のゲートアレイでは、無接続ピンの存在は避け
られない問題である。
しかし、周知のように、ＩＣでは半導体チップ面のポン
ディングパッドとパッケージ内部のり−ドとの間は、金
線やアルミニウム線によってワイヤーボンディングされ
て接続しており、このようなワイヤーボンディングは自
動機械で作業されている。従って、チップ内のＩＣ回路
と無接続であり、電気的に浮遊状態になっているピンも
、ボンディングバンドに自動的にワイヤーはボンディン
グされている。
ディングパッドとパッケージ内部のり−ドとの間は、金
線やアルミニウム線によってワイヤーボンディングされ
て接続しており、このようなワイヤーボンディングは自
動機械で作業されている。従って、チップ内のＩＣ回路
と無接続であり、電気的に浮遊状態になっているピンも
、ボンディングバンドに自動的にワイヤーはボンディン
グされている。
そうすると、若しその無接続ピンに静電気による高いサ
ージ電圧が印加されれば、電荷の抜は道がなくなって、
絶縁耐圧の低い半導体チップの内部部分が破壊されて、
接地レベルになる。第５図は静電気による破壊部分を例
示している図で、ボンディングワイヤーＷがパッドＰＡ
にボンディングされているが、バンドＰＡの下層は膜厚
数千人の二酸化シリコン膜１で覆われ、その下の半導体
チップは電気的に浮遊した領域２が、接地された基板部
３に囲まれた状態となっている。ここに、静電気が印加
されると、最も絶縁耐圧の低い二酸化シリコン膜１が矢
印部分で破壊されて、無接続ピンは接地レベルになる。
ージ電圧が印加されれば、電荷の抜は道がなくなって、
絶縁耐圧の低い半導体チップの内部部分が破壊されて、
接地レベルになる。第５図は静電気による破壊部分を例
示している図で、ボンディングワイヤーＷがパッドＰＡ
にボンディングされているが、バンドＰＡの下層は膜厚
数千人の二酸化シリコン膜１で覆われ、その下の半導体
チップは電気的に浮遊した領域２が、接地された基板部
３に囲まれた状態となっている。ここに、静電気が印加
されると、最も絶縁耐圧の低い二酸化シリコン膜１が矢
印部分で破壊されて、無接続ピンは接地レベルになる。
更に、サージ電圧が非常に高いと、点矢印部分でも破壊
される。
される。
このような破壊によって、無接続ピンが接地ピンに変わ
ってもＩＣ内の回路には悪影響はない。
ってもＩＣ内の回路には悪影響はない。
しかし、使用者側ではカタログ上から無接続ピンと承知
しているから、ＩＣを回路基板（プリント板）に装着し
た時に、この無接続ピンを中継点として利用することが
ある。特に、この無接続ピンを回路基板の裏表を接続す
るスルーホールの代わりに中継点として利用することが
多い。そうすると、その中継点が接地レベルとなってい
る場合、回路基板は正規の動作が得られず、不良の電子
回路が作成され、破棄されることになる。
しているから、ＩＣを回路基板（プリント板）に装着し
た時に、この無接続ピンを中継点として利用することが
ある。特に、この無接続ピンを回路基板の裏表を接続す
るスルーホールの代わりに中継点として利用することが
多い。そうすると、その中継点が接地レベルとなってい
る場合、回路基板は正規の動作が得られず、不良の電子
回路が作成され、破棄されることになる。
このような無接続ピンの利用は、回路基板をコンパクト
に形成するためには当然のことで、ＩＣの無接続ピンが
接地されて、カタログと相異していることには問題があ
る。
に形成するためには当然のことで、ＩＣの無接続ピンが
接地されて、カタログと相異していることには問題があ
る。
本発明の目的は、このような無接続ピンが正しく電気的
に浮遊状態に保持されている半導体集積回路装置を提供
するにある。
に浮遊状態に保持されている半導体集積回路装置を提供
するにある。
［問題点を解決するための手段］
その目的は、ＩＣパッケージに設けられている、半導体
チップ内部の所定の集積回路とは無接続の外部端子それ
ぞれに、サージ電圧放電回路が接続されている半導体集
積回路装置によって達成される。
チップ内部の所定の集積回路とは無接続の外部端子それ
ぞれに、サージ電圧放電回路が接続されている半導体集
積回路装置によって達成される。
［作用］
即ち、本発明では、たとえ静電気が印加されても、それ
によって破壊されないようにサージ電圧放電回路を接続
してお（。
によって破壊されないようにサージ電圧放電回路を接続
してお（。
・ そうすれば、無接続端子が接地レベルになること
はなくなる。
はなくなる。
［実施例］
以下１図面を参照して実施例によって説明すると、第１
図は無接続ピンに接続するサージ電圧放電回路を示して
おり、第４図と同じ回路であるが、ＰＡは接続するバン
ド部である。
図は無接続ピンに接続するサージ電圧放電回路を示して
おり、第４図と同じ回路であるが、ＰＡは接続するバン
ド部である。
第２図は従来の第５図に相当するバンド部の断面図であ
る。例えば、図示しない部分に設けであるサージ電圧放
電回路と無接続ピンＰＡとを配線して接続しておく。
る。例えば、図示しない部分に設けであるサージ電圧放
電回路と無接続ピンＰＡとを配線して接続しておく。
特に、セミカスタム式のゲートアレイでは、チップ内の
無接続パットの近傍に既に第１図に示すようなサージ電
圧放電回路が設けられてあり、これと配線して接続する
だけでよい。
無接続パットの近傍に既に第１図に示すようなサージ電
圧放電回路が設けられてあり、これと配線して接続する
だけでよい。
第３図はＩＣの外形モデル図で、ピンＬθはサージ電圧
放電回路Ｃを接続した無接続ピン、他のピンＬ、は半導
体チップに設けた回路に接続している接続ピンを示し、
このように、無接続ピンそれぞれに個々のサージ電圧放
電回路Ｃを接続する。
放電回路Ｃを接続した無接続ピン、他のピンＬ、は半導
体チップに設けた回路に接続している接続ピンを示し、
このように、無接続ピンそれぞれに個々のサージ電圧放
電回路Ｃを接続する。
このようなＩＣ構造にすれば、ＩＣの製造者や使用者が
過って静電気を印加しても、無接続ピンは電気的に絶え
ず浮遊状態に維持され、使用者が安心して中継点などに
利用することができる。
過って静電気を印加しても、無接続ピンは電気的に絶え
ず浮遊状態に維持され、使用者が安心して中継点などに
利用することができる。
尚、上記はバイポーラトランジスタＴＲを含む号−ジ電
圧放電回路Ｃを接続回路例として説明したが、ＭＯＳト
ランジスタを含む回路、あるいは、直列抵抗とダイオー
ドとを組み合わせた回路など、他の放電回路を接続して
も同様である。
圧放電回路Ｃを接続回路例として説明したが、ＭＯＳト
ランジスタを含む回路、あるいは、直列抵抗とダイオー
ドとを組み合わせた回路など、他の放電回路を接続して
も同様である。
また、サージ電圧放電回路はゲートアレイの未使用のセ
ルを用いて構成すれば、特に放電回路用の素子を設けて
おく必要がなく、都合がよい。
ルを用いて構成すれば、特に放電回路用の素子を設けて
おく必要がなく、都合がよい。
［発明の効果コ
以上の説明から判るように、本発明はＩＣを装着した回
路基板（電子回路）の高信頼化に寄与し、特に、ゲート
アレイからなるデジタル回路の信頼性向上に顕著に役立
つものである。
路基板（電子回路）の高信頼化に寄与し、特に、ゲート
アレイからなるデジタル回路の信頼性向上に顕著に役立
つものである。
第１図は本発明に適用するサージ電圧放電回路の別図、
第２図はその半導体チップ部分の断面図、第３図はその
ＩＣの外形モデルの別図、第４図は従来のＩＣ回路の入
力端のサージ電圧放電回路の別図、 第５図は従来の問題点を示す半導体チップ部分の断面図
である。 図において、 ↑Ｒはトランジスタ、 Ｄはダイオード、Ｒは抵抗、
Ｐ＾はパッド、Ｗはボンディングワイヤ
ー、 １は二酸化シリコン膜、２は電気的浮遊領域、３は接地
基板部 Ｃはサージ電圧放電回路、 Ｌｌ）は無接続ピン、 Ｌｌは接続ピン、を示してい
る。 」 第１図 第２図 第３図
ＩＣの外形モデルの別図、第４図は従来のＩＣ回路の入
力端のサージ電圧放電回路の別図、 第５図は従来の問題点を示す半導体チップ部分の断面図
である。 図において、 ↑Ｒはトランジスタ、 Ｄはダイオード、Ｒは抵抗、
Ｐ＾はパッド、Ｗはボンディングワイヤ
ー、 １は二酸化シリコン膜、２は電気的浮遊領域、３は接地
基板部 Ｃはサージ電圧放電回路、 Ｌｌ）は無接続ピン、 Ｌｌは接続ピン、を示してい
る。 」 第１図 第２図 第３図
Claims (1)
- 所定の動作をする集積回路が形成されてなる半導体チ
ップと、該半導体チップを搭載するパッケージと、該パ
ッケージに設けられ該半導体チップの電極パッドに電気
的に接続される外部端子とを有し、該電極パッドの一部
は前記集積回路に接続され、他の電極パッドは前記半導
体チップ内の前記集積回路とは異なるサージ電圧放電回
路が接続されていることを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021355A JPS61180470A (ja) | 1985-02-05 | 1985-02-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021355A JPS61180470A (ja) | 1985-02-05 | 1985-02-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180470A true JPS61180470A (ja) | 1986-08-13 |
Family
ID=12052784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021355A Pending JPS61180470A (ja) | 1985-02-05 | 1985-02-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180470A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359348U (ja) * | 1986-10-07 | 1988-04-20 | ||
| US6101078A (en) * | 1997-09-12 | 2000-08-08 | Nec Corporation | Semiconductor device with protection circuit |
| CN107623193A (zh) * | 2017-09-30 | 2018-01-23 | 北京无线电测量研究所 | 一种tr组件的组装方法 |
-
1985
- 1985-02-05 JP JP60021355A patent/JPS61180470A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359348U (ja) * | 1986-10-07 | 1988-04-20 | ||
| US6101078A (en) * | 1997-09-12 | 2000-08-08 | Nec Corporation | Semiconductor device with protection circuit |
| CN107623193A (zh) * | 2017-09-30 | 2018-01-23 | 北京无线电测量研究所 | 一种tr组件的组装方法 |
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