JPH0314265A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、不要パッドを有する集積回路を構成する半導
体装置に関し、特に、パッド破壊を防止するとともに高
集積化および信頼性の向上を図る構造を備えた半導体装
置に関するものである。
体装置に関し、特に、パッド破壊を防止するとともに高
集積化および信頼性の向上を図る構造を備えた半導体装
置に関するものである。
［従来の技術］
半導体集積回路の製造工程において、ウェハから切り出
された半導体チップが半導体パッケージに取付けられる
際には、半導体チップ内部に構成する半導体集積回路と
半導体パッケージに設けられたピンとを電気的に接続す
るために、半導体チップ内部のパッド（一般にポンディ
ングパッドと称される）と半導体パッケージ上のパッケ
ージリード（一般にボンディングフィンガと称される）
とを金線またはアルミ線によってワイヤボンディングす
る。
された半導体チップが半導体パッケージに取付けられる
際には、半導体チップ内部に構成する半導体集積回路と
半導体パッケージに設けられたピンとを電気的に接続す
るために、半導体チップ内部のパッド（一般にポンディ
ングパッドと称される）と半導体パッケージ上のパッケ
ージリード（一般にボンディングフィンガと称される）
とを金線またはアルミ線によってワイヤボンディングす
る。
ゲートアレイ設計方式による半導体集積回路においては
、一般に、半導体集積回路の機能を実現するために用い
るトランジスタなどの単位モジュールであるセルの数に
応じて、パッドの位置と数が規格化されている。この規
格化により、半導体集積回路の評価試験に用いるプロー
ブカードやパッケージングは標準化したものを共通に使
用することができる。またアセンブリ工程の標準化も容
易となり、コストの低減が図られる。
、一般に、半導体集積回路の機能を実現するために用い
るトランジスタなどの単位モジュールであるセルの数に
応じて、パッドの位置と数が規格化されている。この規
格化により、半導体集積回路の評価試験に用いるプロー
ブカードやパッケージングは標準化したものを共通に使
用することができる。またアセンブリ工程の標準化も容
易となり、コストの低減が図られる。
さらにゲートアレイ設計方式以外にも、ＡＮＤ。
ＯＲやインパークなどのような機能を単位としたセルを
階層的に構築して半導体集積回路を設計するセルベース
設計方式においても、パッドの数と位置の規格化による
上記メリットが期待できる。
階層的に構築して半導体集積回路を設計するセルベース
設計方式においても、パッドの数と位置の規格化による
上記メリットが期待できる。
このような従来の半導体装置の一例を第１０図に基づい
て説明する。第１０図に示す従来の半導体装置は、複数
のセル１と各セル１間を電気的に接続する配線領域２か
らなる機能部分３（第１０図の一点鎖線で囲まれる部分
）を備えている。この機能部分３の外側周辺には、リー
クパスを内部に含む複数のＩ１０バッファ回路４と配線
領域６からなるバッファ部分７（第１０図において破線
と一点鎖線の間の部分）を備えている。このバッファ部
分７の外側周辺には、不要パッド８ａを含む複数のパッ
ド８を備えている。各パッド８は、不要パッド８ａを含
めてボンディングワイヤ９てパッケージング＋−ｒ１ｏ
に接続されている。このように構成された従来の半導体
集積回路チップ］１は、規格化のために、半導体集積回
路に要求された半導体パッケージ外部との電気信号の入
出力を行なうかどうかに関係なく、パッド８は半導体集
積回路チップ１１の内部と電気的に接続する必要のない
いわゆる不要パッド８ａを含めてすべて半導体パッケー
ジのパッケージリード１０と接続されることになる。
て説明する。第１０図に示す従来の半導体装置は、複数
のセル１と各セル１間を電気的に接続する配線領域２か
らなる機能部分３（第１０図の一点鎖線で囲まれる部分
）を備えている。この機能部分３の外側周辺には、リー
クパスを内部に含む複数のＩ１０バッファ回路４と配線
領域６からなるバッファ部分７（第１０図において破線
と一点鎖線の間の部分）を備えている。このバッファ部
分７の外側周辺には、不要パッド８ａを含む複数のパッ
ド８を備えている。各パッド８は、不要パッド８ａを含
めてボンディングワイヤ９てパッケージング＋−ｒ１ｏ
に接続されている。このように構成された従来の半導体
集積回路チップ］１は、規格化のために、半導体集積回
路に要求された半導体パッケージ外部との電気信号の入
出力を行なうかどうかに関係なく、パッド８は半導体集
積回路チップ１１の内部と電気的に接続する必要のない
いわゆる不要パッド８ａを含めてすべて半導体パッケー
ジのパッケージリード１０と接続されることになる。
半導体集積回路チップ］］を搭載した半導体パッケージ
の取扱い中に、摩擦により発生した非常に高い静電圧（
数１００〜数１．０ＯＯＶ）か発生したり、あるいはプ
リント基板に対して誤ってピンを接続することなどから
異常電圧か印加されることなどにより、パッド８と半導
体基板との間の絶縁槽が破壊され、さらに、他のパッド
やセルに対して影響を及はすことがある。そのため、チ
ップ内部の半導体集積回路においては、ワイヤボンドし
ているパッドすなわち半導体集積回路１１の内部と電気
信号に関与するか否かに関係なくすべてのパッド８に対
してＩ／Ｏバッファ回路を設け、絶縁層の破壊を未然に
防ぐリークパスをＩ１０バッファ回路内に設けていた。
の取扱い中に、摩擦により発生した非常に高い静電圧（
数１００〜数１．０ＯＯＶ）か発生したり、あるいはプ
リント基板に対して誤ってピンを接続することなどから
異常電圧か印加されることなどにより、パッド８と半導
体基板との間の絶縁槽が破壊され、さらに、他のパッド
やセルに対して影響を及はすことがある。そのため、チ
ップ内部の半導体集積回路においては、ワイヤボンドし
ているパッドすなわち半導体集積回路１１の内部と電気
信号に関与するか否かに関係なくすべてのパッド８に対
してＩ／Ｏバッファ回路を設け、絶縁層の破壊を未然に
防ぐリークパスをＩ１０バッファ回路内に設けていた。
［発明が解決しようとする課題］
上記従来の半導体装置では、第１０図に示すように不要
パッド８ａに対してもＩ／Ｏバッファ回路を設けてその
中にリークパスを含んでいた。しかし、不要パッド８ａ
に関しては半導体集積回路内部に信号を送る必要がなく
、異常電流、異常電圧（０〜５■の正常な人力信号電圧
以外の電圧）のだめに起こるパッド破壊をリークパスに
より防くたけでよい。したかって不要パッド８ａにＩ／
Ｏバッファ回路を設けることは本来不必要であるばかり
でなく、集積回路の高集積化を妨げることになる。その
半面、不要パッド８ａにリークパスをも設けないことと
すると、絶縁破壊によるパッドの損傷が生じるという問
題かあった。
パッド８ａに対してもＩ／Ｏバッファ回路を設けてその
中にリークパスを含んでいた。しかし、不要パッド８ａ
に関しては半導体集積回路内部に信号を送る必要がなく
、異常電流、異常電圧（０〜５■の正常な人力信号電圧
以外の電圧）のだめに起こるパッド破壊をリークパスに
より防くたけでよい。したかって不要パッド８ａにＩ／
Ｏバッファ回路を設けることは本来不必要であるばかり
でなく、集積回路の高集積化を妨げることになる。その
半面、不要パッド８ａにリークパスをも設けないことと
すると、絶縁破壊によるパッドの損傷が生じるという問
題かあった。
本発明は上記従来の問題点を解消するため、同一チップ
面積に対して上記従来の半導体装置よりも集積度が高く
、かつパッド破壊の生じない半導体装置を得ることを目
的とする。
面積に対して上記従来の半導体装置よりも集積度が高く
、かつパッド破壊の生じない半導体装置を得ることを目
的とする。
［課題を解決するための手段］
本発明の半導体装置は、機能部分を含む半導体チップ」
二に、外部端子と電気的に接続された複数のパッドを備
え、この複数のパッドのうち、機能部分と外部端子の間
の信号入出力に関与しない不要パッドを少なくとも１つ
以上有している。この発明の特徴は、複数のパッドのう
ち電気信号の中継に関与するパッドについてはそれぞれ
の近傍にＩ／Ｏバッファ回路を備え、不要パッドの近傍
には、Ｉ１０バッファ回路を備えずに、Ｉ１０バッファ
回路よりも面積の小さなリークパスを設けた点にある。
二に、外部端子と電気的に接続された複数のパッドを備
え、この複数のパッドのうち、機能部分と外部端子の間
の信号入出力に関与しない不要パッドを少なくとも１つ
以上有している。この発明の特徴は、複数のパッドのう
ち電気信号の中継に関与するパッドについてはそれぞれ
の近傍にＩ／Ｏバッファ回路を備え、不要パッドの近傍
には、Ｉ１０バッファ回路を備えずに、Ｉ１０バッファ
回路よりも面積の小さなリークパスを設けた点にある。
また本発明の半導体装置には、不要パッドと外部端子の
間にはワイヤボンディングによる接続を行わず、かつ不
要パッドについてはＩ１０バッファ回路もリークパスも
設けないことを特徴とするものが含まれる。
間にはワイヤボンディングによる接続を行わず、かつ不
要パッドについてはＩ１０バッファ回路もリークパスも
設けないことを特徴とするものが含まれる。
［作用］
本発明によれば、外部端子から異常電圧がボンディング
ワイヤを通して印加されたとしても、不要パッド近傍に
設けられたリークパスを通じて電流が流れるため、パッ
ド破壊が防止される。したがって不要パッドに印加され
る異常電圧によって半導体集積回路内部に影響が生じる
ことがない。
ワイヤを通して印加されたとしても、不要パッド近傍に
設けられたリークパスを通じて電流が流れるため、パッ
ド破壊が防止される。したがって不要パッドに印加され
る異常電圧によって半導体集積回路内部に影響が生じる
ことがない。
また不要パッド近傍に設けられたリークパスは、一般に
インバータなどの論理回路で構成されるＩ１０バッファ
回路よりも小さいために、高集積化を図ることができる
。
インバータなどの論理回路で構成されるＩ１０バッファ
回路よりも小さいために、高集積化を図ることができる
。
さらに、本発明の他の構成によれば、不要パッドを外部
端子とワイヤボンドしないことにより、不要パッドに異
常電圧が印加されもこともないため、不要パッドについ
てはＩ１０バッファ回路もリークパスも必要としない。
端子とワイヤボンドしないことにより、不要パッドに異
常電圧が印加されもこともないため、不要パッドについ
てはＩ１０バッファ回路もリークパスも必要としない。
したがってなお−層の高集積化を図ることが可能になる
。
。
［実施例コ
以下本発明の半導体装置の一実施例を第１図および第２
図に基づいて説明する。本実施例の半導体装置の半導体
集積回路チップ１１は、第１図を参照して、まずセル１
と各セル間を電気的に接続する配線領域２を備えた機能
部分３（第１図において一点鎖線で囲まれた領域）を有
している。この機能部分３の外側にはＩ１０バッファ回
路４とリークパス５および配線領域６とからなるバッフ
ァ部分７（第１図において一点鎖線と破線の間の領域）
を備える。配線領域６においては、パッド８とＩ１０バ
ッファ回路４あるいはパッド８とリフパス５の間か電気
的に接続されている。バッファ部分７の外側には、不要
パッド８ａを含む複数のパッド８を有している。
図に基づいて説明する。本実施例の半導体装置の半導体
集積回路チップ１１は、第１図を参照して、まずセル１
と各セル間を電気的に接続する配線領域２を備えた機能
部分３（第１図において一点鎖線で囲まれた領域）を有
している。この機能部分３の外側にはＩ１０バッファ回
路４とリークパス５および配線領域６とからなるバッフ
ァ部分７（第１図において一点鎖線と破線の間の領域）
を備える。配線領域６においては、パッド８とＩ１０バ
ッファ回路４あるいはパッド８とリフパス５の間か電気
的に接続されている。バッファ部分７の外側には、不要
パッド８ａを含む複数のパッド８を有している。
このような構成を有する本実施例の半導体装置において
は、セル１はゲートアレイ設計におけるトランジスタを
単位としたもの、あるいはセルパス設計における機能モ
ジュールを単位としたもののいずれでもよい。
は、セル１はゲートアレイ設計におけるトランジスタを
単位としたもの、あるいはセルパス設計における機能モ
ジュールを単位としたもののいずれでもよい。
また本実施例では、パッドはすべてワイヤボンドされて
いる。
いる。
本実施例のリークパス５は、第２図を参照して、不要パ
ッド８ａの近傍にドレイン領域１９を有し、ゲート領域
２０は抵抗２４を介してソース領域２］と接続されてい
る。不要パッド８ａに０〜５Ｖの正常な入力信号電圧以
外の異常電圧が印加されると、第２図の矢印で示す方向
に、ドレイン領域１９からソース領域２１の間すなわち
左右のＮ型拡散領域１３間にパンチスルーによる電流の
リークを生じ、接地２３へと導かれる。リークパス５は
、Ｎ型トランジスタで形成するほか、Ｐ型トランジスタ
またはダイオードで形成することもできる。
ッド８ａの近傍にドレイン領域１９を有し、ゲート領域
２０は抵抗２４を介してソース領域２］と接続されてい
る。不要パッド８ａに０〜５Ｖの正常な入力信号電圧以
外の異常電圧が印加されると、第２図の矢印で示す方向
に、ドレイン領域１９からソース領域２１の間すなわち
左右のＮ型拡散領域１３間にパンチスルーによる電流の
リークを生じ、接地２３へと導かれる。リークパス５は
、Ｎ型トランジスタで形成するほか、Ｐ型トランジスタ
またはダイオードで形成することもできる。
第３図（ａ）、（ｂ）にリークパス５の他の構 −
成例を示す。このうち第３図（ａ）は、ゲート１５がフ
ローティング状態の場合の例を示している。
ローティング状態の場合の例を示している。
この場合のＮ型拡散領域１３間のパンチスルーによる電
流のパスは、第２図の場合と同様に矢印の方向に生じる
。第３図（ｂ）はｎウェル２５内のｐチャネルトランジ
スタでリークパス５を形成した場合を示している。この
場合においては、不要パッド８に負の異常電圧が印加さ
れるとパンチスルーが生じ、矢印方向の電流のパスが起
こる。
流のパスは、第２図の場合と同様に矢印の方向に生じる
。第３図（ｂ）はｎウェル２５内のｐチャネルトランジ
スタでリークパス５を形成した場合を示している。この
場合においては、不要パッド８に負の異常電圧が印加さ
れるとパンチスルーが生じ、矢印方向の電流のパスが起
こる。
第２図および第３図（ａ）、 （ｂ）に示したリーク
パス５は、Ｉ１０バッファ回路４よりも小さい面積を有
している。
パス５は、Ｉ１０バッファ回路４よりも小さい面積を有
している。
第１０図の従来例と比較して、第１図に示す実施例では
、機能部分３と電気的に接続する必要のないいわゆる不
要パッド８ａに対してはリークパス５を設けているので
、Ｉ１０バッファｌ１ｆ４を不要パッド８ａにも設けた
従来例よりも、機能部分３の面積を相対的に大きく確保
することができる。したがって高集積化を容易に図るこ
とができる。またリークパス５を設けていることにより
、０ 異常電圧が不要パッド８ａに印加された場合のパッド破
壊か防止されるため、高信頼性も保たれる。
、機能部分３と電気的に接続する必要のないいわゆる不
要パッド８ａに対してはリークパス５を設けているので
、Ｉ１０バッファｌ１ｆ４を不要パッド８ａにも設けた
従来例よりも、機能部分３の面積を相対的に大きく確保
することができる。したがって高集積化を容易に図るこ
とができる。またリークパス５を設けていることにより
、０ 異常電圧が不要パッド８ａに印加された場合のパッド破
壊か防止されるため、高信頼性も保たれる。
次に本発明の他の実施例について説明する。第４図はパ
ッドの半導体チップ外周側にリークパス５を設けた一例
を示し、リークパス５の近傍を拡大して第５図に示して
いる。リークパス５は、不要パッド８ａだけでなくすべ
てのパッドについて設けてもよい。またリークパス５を
不要パッドだけに設けてもよい。第４図にあるいは第５
図におけるリークパス５のＰ−Ｐ断面は第６図に示すよ
うになっている。第４図〜第６図を参照して、半導体集
積回路チップ１１の周囲は、ウェハ裁断用に入れた切り
傷の線であるいわゆるスクライブ線２２で切取られてい
る。このスクライブ線２２にはＮ型拡散領域１２が位置
しており、これがり−クパス５の一部を形成している。
ッドの半導体チップ外周側にリークパス５を設けた一例
を示し、リークパス５の近傍を拡大して第５図に示して
いる。リークパス５は、不要パッド８ａだけでなくすべ
てのパッドについて設けてもよい。またリークパス５を
不要パッドだけに設けてもよい。第４図にあるいは第５
図におけるリークパス５のＰ−Ｐ断面は第６図に示すよ
うになっている。第４図〜第６図を参照して、半導体集
積回路チップ１１の周囲は、ウェハ裁断用に入れた切り
傷の線であるいわゆるスクライブ線２２で切取られてい
る。このスクライブ線２２にはＮ型拡散領域１２が位置
しており、これがり−クパス５の一部を形成している。
スクライブ線２２では、スクライブによるＳｉ結晶の欠
陥のための表面準位が多数生成される。この表面準位を
通して、Ｎ型拡散領域１３とＰ型基板１６間にり一りパ
ス５が形成される。Ｐ型基板１６は、そのＳ１ １表面のいずれかの位置または裏面電極を通して接地さ
れているので、本実施例の場合ソース領域２１のＮ型拡
散領域１３は接地されたことになる。
陥のための表面準位が多数生成される。この表面準位を
通して、Ｎ型拡散領域１３とＰ型基板１６間にり一りパ
ス５が形成される。Ｐ型基板１６は、そのＳ１ １表面のいずれかの位置または裏面電極を通して接地さ
れているので、本実施例の場合ソース領域２１のＮ型拡
散領域１３は接地されたことになる。
このためさらに接地する必要かない。したかって異常電
圧は図中の矢印方向に吸収される。第４図に示す実施例
の構成では、パッド８に対して半導体チップの外周側に
リークパス５を設けたために、さらに機能部分の面積が
大きくなり、さらに高集積化を図ることが可能になる。
圧は図中の矢印方向に吸収される。第４図に示す実施例
の構成では、パッド８に対して半導体チップの外周側に
リークパス５を設けたために、さらに機能部分の面積が
大きくなり、さらに高集積化を図ることが可能になる。
但し、この場合のリークパス５を設ける不要パッド８ａ
は、スクライブ線２２に近い半導体集積回路チップ１１
の周辺に位置していることが必要である。なお、図中２
４はコンタクトホールを示している。
は、スクライブ線２２に近い半導体集積回路チップ１１
の周辺に位置していることが必要である。なお、図中２
４はコンタクトホールを示している。
第４図の実施例のリークパス５として、第７図に拡大し
て示すように構成することも可能である。
て示すように構成することも可能である。
コノ場合、不要パッド８ａにつなかるＮ型拡散領域］３
とスクライブ線２２側のＮ型拡散領域］２゜］３の間の
絶縁体の幅か狭い。そのため不要パット８ａに正の異常
電圧か印加されると、第８図に示すように基板］６を通
じてパンチスルーによる］２ 矢印方向のリーク電流か流れる。
とスクライブ線２２側のＮ型拡散領域］２゜］３の間の
絶縁体の幅か狭い。そのため不要パット８ａに正の異常
電圧か印加されると、第８図に示すように基板］６を通
じてパンチスルーによる］２ 矢印方向のリーク電流か流れる。
次に本発明のさらに他の実施例における半導体装置につ
いて、第９図に基づいて説明する。本実施例の半導体装
置の半導体集積回路チップ１１においては、不要パッド
８ａについては、外部端子であるパッケージリード１０
との間にワイヤボンディングを行なわない。このように
することによって、不要パッド８ａには外部から異常電
圧が印加されるおそれがなくなるため、不要パッド８ａ
についてはＩ１０バッファ回路もリークパスも設ける必
要がない。したがって本実施例の構成によっても機能部
分３の面積を相対的に大きく確保することができ、その
結果高集積化を図ることが容易になる。
いて、第９図に基づいて説明する。本実施例の半導体装
置の半導体集積回路チップ１１においては、不要パッド
８ａについては、外部端子であるパッケージリード１０
との間にワイヤボンディングを行なわない。このように
することによって、不要パッド８ａには外部から異常電
圧が印加されるおそれがなくなるため、不要パッド８ａ
についてはＩ１０バッファ回路もリークパスも設ける必
要がない。したがって本実施例の構成によっても機能部
分３の面積を相対的に大きく確保することができ、その
結果高集積化を図ることが容易になる。
［発明の効果］
本発明によれば、半導体集積回路に設けられた不要パッ
ドに対してＩ１０バッファ回路よりも面積の小さいリー
クパスを備えることにより、半導体集積回路における機
能部分の面積をより大きく確保することができ、高集積
化と信頼性の向上を３ 図ることかできる。
ドに対してＩ１０バッファ回路よりも面積の小さいリー
クパスを備えることにより、半導体集積回路における機
能部分の面積をより大きく確保することができ、高集積
化と信頼性の向上を３ 図ることかできる。
また、不要パッドと外部端子との間にワイヤボンドをし
ない構成にすることにより、不要パッドについてはＩ１
０バッファ回路もリークパスも設ける必要がなくなり、
なお−層の高集積化が可能となる。
ない構成にすることにより、不要パッドについてはＩ１
０バッファ回路もリークパスも設ける必要がなくなり、
なお−層の高集積化が可能となる。
第１図は本発明の一実施例の半導体集積回路チップを搭
載する半導体パッケージの一部を示した平面図、第２図
はそのＡ−Ａ断面図、第３図（ａ）（ｂ）はり−クパス
の他の構成例を示す断面図である。 第４図は本発明の他の実施例の半導体集積回路チップを
搭載した半導体パッケージの一部を示した平面図、第５
図はそのリークパス近傍を拡大して示す平面図、第６図
は第４図および第５図のＢＢ断面図、第７図は第５図に
示す実施例のり一りパスの他の構成例を拡大して示す平
面図、第８図はそのＢ−Ｂ断面図である。 第９図は、本発明のさらに他の実施例の半導体装置 集積回路チップを搭載した半導体パッケージの一部を示
す平面図である。 第１０図は従来の半導体集積回路チップを搭載した半導
体パッケージの一例を示す平面図である。 図において、３は機能部分、４はＩ１０バッファ回路、
５はリークパス、８はパッド、８ａは不要パッド、９は
ボンディングワイヤ、１１は半導体集積回路チップであ
る。 なお、各図において同一記号で示す部分は、同一または
相当の要素を示す。 第１回
載する半導体パッケージの一部を示した平面図、第２図
はそのＡ−Ａ断面図、第３図（ａ）（ｂ）はり−クパス
の他の構成例を示す断面図である。 第４図は本発明の他の実施例の半導体集積回路チップを
搭載した半導体パッケージの一部を示した平面図、第５
図はそのリークパス近傍を拡大して示す平面図、第６図
は第４図および第５図のＢＢ断面図、第７図は第５図に
示す実施例のり一りパスの他の構成例を拡大して示す平
面図、第８図はそのＢ−Ｂ断面図である。 第９図は、本発明のさらに他の実施例の半導体装置 集積回路チップを搭載した半導体パッケージの一部を示
す平面図である。 第１０図は従来の半導体集積回路チップを搭載した半導
体パッケージの一例を示す平面図である。 図において、３は機能部分、４はＩ１０バッファ回路、
５はリークパス、８はパッド、８ａは不要パッド、９は
ボンディングワイヤ、１１は半導体集積回路チップであ
る。 なお、各図において同一記号で示す部分は、同一または
相当の要素を示す。 第１回
Claims (2)
- （１）機能部分を含む半導体チップ上に、外部端子と電
気的に接続された複数のパッドを備え、前記複数のパッ
ドのうち、前記機能部分と前記外部端子の間の信号入出
力に関与しない不要パッドを少なくとも１つ以上有する
半導体装置において、 電気信号の中継に関与するパッドについてはそれぞれの
近傍にＩ／Ｏバッファ回路を備え、前記不要パッドの近
傍には、Ｉ／Ｏバッファ回路を備えずに、前記Ｉ／Ｏバ
ッファ回路よりも面積の小さいリークパスを設けたこと を特徴とする半導体装置。 - （２）機能部分を含む半導体チップ上に、外部端子と電
気的に接続された複数のパッドを備え、前記複数のパッ
ドのうち、前記機能部分と前記外部端子の間の信号入出
力に関与しない不要パッドを少なくとも１つ以上有する
半導体装置において、 前記不要パッドと前記外部端子の間にはワイヤボンディ
ングによる接続を行わず、 かつ前記不要パッドについてはＩ／Ｏバッファ回路もリ
ークパスも設けないこと を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150866A JPH0314265A (ja) | 1989-06-12 | 1989-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150866A JPH0314265A (ja) | 1989-06-12 | 1989-06-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0314265A true JPH0314265A (ja) | 1991-01-22 |
Family
ID=15506091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1150866A Pending JPH0314265A (ja) | 1989-06-12 | 1989-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002043150A1 (en) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Pad protective circuit |
| JP2010187008A (ja) * | 2010-04-12 | 2010-08-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024688B2 (ja) * | 1978-11-21 | 1985-06-14 | 井関農機株式会社 | 刈取機の穀稈搬送装置 |
-
1989
- 1989-06-12 JP JP1150866A patent/JPH0314265A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024688B2 (ja) * | 1978-11-21 | 1985-06-14 | 井関農機株式会社 | 刈取機の穀稈搬送装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002043150A1 (en) * | 2000-11-22 | 2002-05-30 | Niigata Seimitsu Co., Ltd. | Pad protective circuit |
| JP2010187008A (ja) * | 2010-04-12 | 2010-08-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
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