JPH07321283A - 半導体集積回路および半導体装置 - Google Patents
半導体集積回路および半導体装置Info
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- JPH07321283A JPH07321283A JP23536994A JP23536994A JPH07321283A JP H07321283 A JPH07321283 A JP H07321283A JP 23536994 A JP23536994 A JP 23536994A JP 23536994 A JP23536994 A JP 23536994A JP H07321283 A JPH07321283 A JP H07321283A
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Abstract
(57)【要約】
【目的】静電放電耐圧の規格の統一化が図られるととも
に静電放電耐圧が向上した半導体集積回路および半導体
装置を提供する。 【構成】外部回路との間の信号の中継用として不使用の
入出力セルに、トランジスタを介して電源とグラウンド
とが接続された構成の配線を施す。
に静電放電耐圧が向上した半導体集積回路および半導体
装置を提供する。 【構成】外部回路との間の信号の中継用として不使用の
入出力セルに、トランジスタを介して電源とグラウンド
とが接続された構成の配線を施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には静電放電耐圧の向上が図られた半導体集積
回路に関する。
し、詳細には静電放電耐圧の向上が図られた半導体集積
回路に関する。
【０００２】
【従来の技術】近年、各分野において様々な半導体集積
回路が普及しており、これに伴ない、例えば基本セルを
あらかじめ半導体集積回路のチップ上に形成しておき、
基本セル間の配線設計だけを追加して所望の半導体集積
回路を得ることにより、少量多品種に対応して短期間
に、しかも安価に製造されるマスターアレイ方式の半導
体集積回路が脚光を浴びている。
回路が普及しており、これに伴ない、例えば基本セルを
あらかじめ半導体集積回路のチップ上に形成しておき、
基本セル間の配線設計だけを追加して所望の半導体集積
回路を得ることにより、少量多品種に対応して短期間
に、しかも安価に製造されるマスターアレイ方式の半導
体集積回路が脚光を浴びている。
【０００３】このマスターアレイ方式の半導体集積回路
において、不使用の入出力端子が存在する場合がある。
この不使用の入出力端子に対応する入出力セル領域は、
配線されていないため、例えば電源に印加された静電放
電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇ
ｅ、以下ＥＳＤと略記する）の電荷が電源からグラウン
ドへ通過する経路も少なく、半導体集積回路の誤動作、
特性劣化、接合破壊、酸化膜破壊等の不具合が発生し、
問題となっていた。そこで、ＥＳＤの電荷が通過する経
路を多くするために、不使用の入出力端子に対応する入
出力セル領域の電源とグラウンドの間に、寄生ダイオー
ドや寄生容量が接続されたりして、ＥＳＤ対策が行われ
ている。
において、不使用の入出力端子が存在する場合がある。
この不使用の入出力端子に対応する入出力セル領域は、
配線されていないため、例えば電源に印加された静電放
電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇ
ｅ、以下ＥＳＤと略記する）の電荷が電源からグラウン
ドへ通過する経路も少なく、半導体集積回路の誤動作、
特性劣化、接合破壊、酸化膜破壊等の不具合が発生し、
問題となっていた。そこで、ＥＳＤの電荷が通過する経
路を多くするために、不使用の入出力端子に対応する入
出力セル領域の電源とグラウンドの間に、寄生ダイオー
ドや寄生容量が接続されたりして、ＥＳＤ対策が行われ
ている。
【０００４】一方、近年、半導体集積回路の微細化とと
もにＥＳＤ耐圧は減少する傾向にあるため、ＥＳＤ対策
の技術は、益々重要視されている。
もにＥＳＤ耐圧は減少する傾向にあるため、ＥＳＤ対策
の技術は、益々重要視されている。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
の技術による不使用の入出力端子に対応する入出力セル
領域の電源とグラウンドの間の経路数は、使用されてい
る入出力端子に対応する入出力セル領域の電源とグラウ
ンドの間の経路数と比較して少なく、不使用の入出力端
子が多い場合と少ない場合では、ＥＳＤ耐圧にどうして
も差が生じてしまう。
の技術による不使用の入出力端子に対応する入出力セル
領域の電源とグラウンドの間の経路数は、使用されてい
る入出力端子に対応する入出力セル領域の電源とグラウ
ンドの間の経路数と比較して少なく、不使用の入出力端
子が多い場合と少ない場合では、ＥＳＤ耐圧にどうして
も差が生じてしまう。
【０００６】このため、半導体集積回路のＥＳＤ耐圧に
対する規格の統一化が図れないという問題がある。ま
た、半導体集積回路が形成された半導体チップをパッケ
ージに封入した後の半導体装置において、その半導体装
置の不使用のリードピンは、内部の半導体チップとは接
続されておらず、したがって、その不使用のリードピン
に高電圧を印加しても半導体チップには影響はないもの
と従来考えられていた。しかしながら、本発明者の実験
によると、内部の半導体チップとは接続されていないリ
ードピンに高電圧を印加すると、内部の半導体チップが
破壊される場合がある。
対する規格の統一化が図れないという問題がある。ま
た、半導体集積回路が形成された半導体チップをパッケ
ージに封入した後の半導体装置において、その半導体装
置の不使用のリードピンは、内部の半導体チップとは接
続されておらず、したがって、その不使用のリードピン
に高電圧を印加しても半導体チップには影響はないもの
と従来考えられていた。しかしながら、本発明者の実験
によると、内部の半導体チップとは接続されていないリ
ードピンに高電圧を印加すると、内部の半導体チップが
破壊される場合がある。
【０００７】本発明は、上記事情に鑑み、ＥＳＤ耐圧を
向上させ、ＥＤＳ耐圧の規格を高いレベルで統一化する
ことのできる半導体集積回路及び半導体装置を提供する
ことを目的とする。
向上させ、ＥＤＳ耐圧の規格を高いレベルで統一化する
ことのできる半導体集積回路及び半導体装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、外部回路との間の信号の中継を
行なうための複数の入出力セルを備えた半導体集積回路
において、前記中継用として不使用の入出力セルに、ト
ランジスタを介して電源とグラウンドとが接続された構
成の配線が施されてなることを特徴とするものである。
明の半導体集積回路は、外部回路との間の信号の中継を
行なうための複数の入出力セルを備えた半導体集積回路
において、前記中継用として不使用の入出力セルに、ト
ランジスタを介して電源とグラウンドとが接続された構
成の配線が施されてなることを特徴とするものである。
【０００９】また、上記目的を達成する本発明の半導体
装置は、パッケージと、該パッケージ内外に延在する、
外部回路と接続するためのリードピンと、該リードピン
との間で配線されたパッド及び外部回路との間の信号の
中継を行なうための入出力セルを有する、パッケージに
封入された半導体集積回路とを備えた半導体装置におい
て、不使用のリードピンと、そのリードピンに対応する
不使用のパッドとの間が配線されると共に、トランジス
タを介して電源とグラウンドとが接続された構成の配線
が施されてなる、中継用として不使用の入出力セルに、
上記不使用のリードピンとの間で配線された不使用のパ
ッドが接続されてなることを特徴とするものである。
装置は、パッケージと、該パッケージ内外に延在する、
外部回路と接続するためのリードピンと、該リードピン
との間で配線されたパッド及び外部回路との間の信号の
中継を行なうための入出力セルを有する、パッケージに
封入された半導体集積回路とを備えた半導体装置におい
て、不使用のリードピンと、そのリードピンに対応する
不使用のパッドとの間が配線されると共に、トランジス
タを介して電源とグラウンドとが接続された構成の配線
が施されてなる、中継用として不使用の入出力セルに、
上記不使用のリードピンとの間で配線された不使用のパ
ッドが接続されてなることを特徴とするものである。
【００１０】
【作用】本発明の半導体集積回路は、上記構成により、
電源とグラウンドの間に、ＥＳＤの電荷が通過する経路
数が多く形成されているため、ＥＳＤ耐圧が向上する。
また、これら経路数は、不使用の入出力セルに、トラン
ジスタを介して電源とグラウンドとが接続された構成の
配線が施されているため、使用されている入出力端子に
対応する入出力セル領域の電源とグラウンドの間の経路
数とほぼ等しくなり、不使用の入出力端子の多少にかか
わらず、ＥＳＤ耐圧のレベルが一定となり、ＥＳＤ耐圧
に対する規格が統一される。また、ＥＳＤ耐圧も向上
し、半導体集積回路の誤動作、特性劣化、接合破壊、酸
化膜破壊等の不具合も低減される。
電源とグラウンドの間に、ＥＳＤの電荷が通過する経路
数が多く形成されているため、ＥＳＤ耐圧が向上する。
また、これら経路数は、不使用の入出力セルに、トラン
ジスタを介して電源とグラウンドとが接続された構成の
配線が施されているため、使用されている入出力端子に
対応する入出力セル領域の電源とグラウンドの間の経路
数とほぼ等しくなり、不使用の入出力端子の多少にかか
わらず、ＥＳＤ耐圧のレベルが一定となり、ＥＳＤ耐圧
に対する規格が統一される。また、ＥＳＤ耐圧も向上
し、半導体集積回路の誤動作、特性劣化、接合破壊、酸
化膜破壊等の不具合も低減される。
【００１１】また、本発明の半導体装置は、不使用のリ
ードピンと不使用のパッドとが、例えばボンディングワ
イヤ等により接続され、さらに、そのパッドが中継用と
して不使用の入出力セルに接続され、その入出力セルに
は、トランジスタを介して電源とグラウンドとが接続さ
れた構成の配線が施されているため、不使用のリードピ
ンに高電圧が印加されると、それによる電荷は、使用さ
れているリードピンの場合と同様に内部の半導体集積回
路を通って流れ、その半導体回路が破壊されてしまうよ
うな事態を避けることができ、ＥＳＤ耐圧の向上を図る
ことができ、かつ、不使用のリードピンの多少によら
ず、ＥＳＤ耐圧の規格の統一化を図ることができる。
ードピンと不使用のパッドとが、例えばボンディングワ
イヤ等により接続され、さらに、そのパッドが中継用と
して不使用の入出力セルに接続され、その入出力セルに
は、トランジスタを介して電源とグラウンドとが接続さ
れた構成の配線が施されているため、不使用のリードピ
ンに高電圧が印加されると、それによる電荷は、使用さ
れているリードピンの場合と同様に内部の半導体集積回
路を通って流れ、その半導体回路が破壊されてしまうよ
うな事態を避けることができ、ＥＳＤ耐圧の向上を図る
ことができ、かつ、不使用のリードピンの多少によら
ず、ＥＳＤ耐圧の規格の統一化を図ることができる。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の半導体集積回路の、１つの不
使用のパッドと、１つの不使用の入出力セル領域のうち
の出力セル領域部を示す図である。図１に示す出力セル
領域部１０は、Ｐチャンネルトランジスタ１２，Ｎチャ
ンネルトランジスタ１３からなる、ＥＳＤ対策のための
保護素子１０ａと、Ｐチャンネルトランジスタ１４，Ｎ
チャンネルトランジスタ１５，ナンドゲート１６，ノア
ゲート１７，インバータ１８，１９からなる、ＥＳＤ対
策のための出力セル１０ｂから構成されている。ここで
は、出力セル領域部１０とパッド１１との間は配線され
ていない。
１は、本発明の一実施例の半導体集積回路の、１つの不
使用のパッドと、１つの不使用の入出力セル領域のうち
の出力セル領域部を示す図である。図１に示す出力セル
領域部１０は、Ｐチャンネルトランジスタ１２，Ｎチャ
ンネルトランジスタ１３からなる、ＥＳＤ対策のための
保護素子１０ａと、Ｐチャンネルトランジスタ１４，Ｎ
チャンネルトランジスタ１５，ナンドゲート１６，ノア
ゲート１７，インバータ１８，１９からなる、ＥＳＤ対
策のための出力セル１０ｂから構成されている。ここで
は、出力セル領域部１０とパッド１１との間は配線され
ていない。
【００１３】保護素子１０ａは、ＥＳＤの電荷が通過す
る経路を、電源とグラウンドの間に増やすために形成さ
れたものである。Ｐチャンネルトランジスタ１２のゲー
トおよびソースは電源と接続されているため、このＰチ
ャンネルトランジスタ１２はオフ状態にあり、またＮチ
ャンネルトランジスタ１３のゲートおよびソースはグラ
ウンドと接続されているため、このＮチャンネルトラン
ジスタ１３もオフ状態にある。これにより、出力バッフ
ァとしてのこの保護素子１０ａは、ハイインピーダンス
状態にされている。
る経路を、電源とグラウンドの間に増やすために形成さ
れたものである。Ｐチャンネルトランジスタ１２のゲー
トおよびソースは電源と接続されているため、このＰチ
ャンネルトランジスタ１２はオフ状態にあり、またＮチ
ャンネルトランジスタ１３のゲートおよびソースはグラ
ウンドと接続されているため、このＮチャンネルトラン
ジスタ１３もオフ状態にある。これにより、出力バッフ
ァとしてのこの保護素子１０ａは、ハイインピーダンス
状態にされている。
【００１４】出力セル１０ｂは、不使用以外の入出力端
子に対応する入出力セル領域に備えられている出力セル
と同等の構成のものである。この出力セル１０ｂの入力
であるナンドゲート１６の入力は、グラウンドに接続さ
れている。一方、出力セル１０ｂのイネーブル端子であ
るインバータ１９の入力は、電源に接続されている。こ
のため、インバータ１９、インバータ１８、ノアゲート
１７を介してＮチャンネルトランジスタ１５には‘Ｌ’
が入力されるとともに、インバータ１９、ナンドゲート
１６を介してＰチャンネルトランジスタ１４には‘Ｈ’
が入力される。これにより、電源とグラウンドとの間に
配置され、互いのドレインがともに接続されたＰチャン
ネルトランジスタ１４とＮチャンネルトランジスタ１５
からなる、出力セル１０ｂの出力バッファは、ハイイン
ピーダンス状態にされ、前述した保護素子１０ａと接続
されている。
子に対応する入出力セル領域に備えられている出力セル
と同等の構成のものである。この出力セル１０ｂの入力
であるナンドゲート１６の入力は、グラウンドに接続さ
れている。一方、出力セル１０ｂのイネーブル端子であ
るインバータ１９の入力は、電源に接続されている。こ
のため、インバータ１９、インバータ１８、ノアゲート
１７を介してＮチャンネルトランジスタ１５には‘Ｌ’
が入力されるとともに、インバータ１９、ナンドゲート
１６を介してＰチャンネルトランジスタ１４には‘Ｈ’
が入力される。これにより、電源とグラウンドとの間に
配置され、互いのドレインがともに接続されたＰチャン
ネルトランジスタ１４とＮチャンネルトランジスタ１５
からなる、出力セル１０ｂの出力バッファは、ハイイン
ピーダンス状態にされ、前述した保護素子１０ａと接続
されている。
【００１５】ここで、電源やグラウンドに印加されたＥ
ＳＤの電荷は、電源とグラウンドの間に配線が施され
た、出力セル１０ｂや保護素子１０ａによる配線経路に
より、分散されて通過する。保護素子１０ａと出力セル
１０ｂによる、ＥＳＤの電荷が通過する経路数は、使用
されている入出力セル領域の一部である出力セル領域に
おける経路数とほぼ等しい。このように、セルを使用さ
れている入出力セルと同様に配線したことにより、不使
用の入出力セルの多少によりＥＳＤ耐圧が異なることも
ない。
ＳＤの電荷は、電源とグラウンドの間に配線が施され
た、出力セル１０ｂや保護素子１０ａによる配線経路に
より、分散されて通過する。保護素子１０ａと出力セル
１０ｂによる、ＥＳＤの電荷が通過する経路数は、使用
されている入出力セル領域の一部である出力セル領域に
おける経路数とほぼ等しい。このように、セルを使用さ
れている入出力セルと同様に配線したことにより、不使
用の入出力セルの多少によりＥＳＤ耐圧が異なることも
ない。
【００１６】尚、本実施例においては、不使用の入出力
端子に対応する入出力セル領域のうちの出力セル領域の
みについて説明したが、これに限るものではなく、入力
セル領域についても同様であり、ＥＳＤ耐圧が向上する
とともに、ＥＳＤ耐圧の規格も不使用の入出力セル数に
関係なく一定水準に統一される。図２は、本発明の半導
体装置の一実施例の一部を示す模式図である。
端子に対応する入出力セル領域のうちの出力セル領域の
みについて説明したが、これに限るものではなく、入力
セル領域についても同様であり、ＥＳＤ耐圧が向上する
とともに、ＥＳＤ耐圧の規格も不使用の入出力セル数に
関係なく一定水準に統一される。図２は、本発明の半導
体装置の一実施例の一部を示す模式図である。
【００１７】この半導体装置２０のパッケージ２１の内
外に亘ってリードピン２２が延びており、それらのリー
ドピン２２のパッケージ２１の内側の端部と半導体チッ
プ２３上に形成されたパッド１１とが、ボンディングワ
イヤ２４で接続されている。ここに示す５本のリードピ
ン２２のうちの２本のリードピン２２ａは、不使用のリ
ードピンであり、ここに示す６個のパッド１１のうちの
３個のパッド１１ａは不使用のパッドである。
外に亘ってリードピン２２が延びており、それらのリー
ドピン２２のパッケージ２１の内側の端部と半導体チッ
プ２３上に形成されたパッド１１とが、ボンディングワ
イヤ２４で接続されている。ここに示す５本のリードピ
ン２２のうちの２本のリードピン２２ａは、不使用のリ
ードピンであり、ここに示す６個のパッド１１のうちの
３個のパッド１１ａは不使用のパッドである。
【００１８】図３は、図２に示す半導体装置の、不使用
の入出力セルの一部分を示す回路図である。ここに示す
出力セル領域部１０は、図１に示す出力セル領域部１０
と同一の構成を有している。図１との相違点は、この出
力セル領域部１０と不使用のパッド１１ａとの間が配線
されており、しかも、その不使用のパッド１１ａと不使
用のリードピン２２ａとの間も、ボンディングワイヤ２
４で配線されている点である。
の入出力セルの一部分を示す回路図である。ここに示す
出力セル領域部１０は、図１に示す出力セル領域部１０
と同一の構成を有している。図１との相違点は、この出
力セル領域部１０と不使用のパッド１１ａとの間が配線
されており、しかも、その不使用のパッド１１ａと不使
用のリードピン２２ａとの間も、ボンディングワイヤ２
４で配線されている点である。
【００１９】このように、不使用のリードピン２２ａ−
不使用のパッド１１ａ−不使用の入出力セルを接続し、
不使用の入出力セルを配線しておくことにより、そのリ
ードピン２２ａを経由する電荷の逃げ道が形成され、こ
れによりＥＳＤ耐圧が向上し、しかも不使用のリードピ
ンの多少によらずＥＳＤ耐圧の規格が統一化される。
不使用のパッド１１ａ−不使用の入出力セルを接続し、
不使用の入出力セルを配線しておくことにより、そのリ
ードピン２２ａを経由する電荷の逃げ道が形成され、こ
れによりＥＳＤ耐圧が向上し、しかも不使用のリードピ
ンの多少によらずＥＳＤ耐圧の規格が統一化される。
【００２０】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、不使用の入出力セルに、トランジスタを介し
て電源とグラウンドとが接続された構成の配線が施され
ているため、ＥＳＤの電荷が通過する経路数が多くな
り、これによりＥＳＤの電荷が分散される。したがって
ＥＳＤ耐圧が向上する。また、不使用の入出力セルの数
によりＥＳＤ耐圧が異なることもなく、ＥＳＤ耐圧の規
格が統一化される。また、半導体集積回路の誤動作、特
性劣化、接合破壊、酸化膜破壊等の不具合が低減され、
信頼性が向上する。特に、電源やグラウンドがチップ内
で分離されており、ＥＳＤの電荷が通過する経路が少な
い電源またはグラウンドを有する半導体集積回路に対し
て、ＥＳＤの電荷が通過する経路が多数形成されるた
め、効果は大きい。また、不使用の入出力セル部を利用
しているため、別途ＥＳＤ対策用の保護素子を設ける必
要もない。
積回路は、不使用の入出力セルに、トランジスタを介し
て電源とグラウンドとが接続された構成の配線が施され
ているため、ＥＳＤの電荷が通過する経路数が多くな
り、これによりＥＳＤの電荷が分散される。したがって
ＥＳＤ耐圧が向上する。また、不使用の入出力セルの数
によりＥＳＤ耐圧が異なることもなく、ＥＳＤ耐圧の規
格が統一化される。また、半導体集積回路の誤動作、特
性劣化、接合破壊、酸化膜破壊等の不具合が低減され、
信頼性が向上する。特に、電源やグラウンドがチップ内
で分離されており、ＥＳＤの電荷が通過する経路が少な
い電源またはグラウンドを有する半導体集積回路に対し
て、ＥＳＤの電荷が通過する経路が多数形成されるた
め、効果は大きい。また、不使用の入出力セル部を利用
しているため、別途ＥＳＤ対策用の保護素子を設ける必
要もない。
【００２１】また、本発明の半導体装置は、不使用のリ
ードピンが不使用のパッドを介して不使用の入出力セル
に接続され、その不使用の入出力セルに、トランジスタ
を介して電源とグラウンドとが接続された構成の配線が
施されているため、そのリードピンの電荷が逃げる経路
が形成され、ＥＳＤ耐圧の向上を図ることができるとと
もに、不使用のリードピンの数の多少によらない、ＥＤ
Ｓ耐圧規格の統一化を図ることができる。
ードピンが不使用のパッドを介して不使用の入出力セル
に接続され、その不使用の入出力セルに、トランジスタ
を介して電源とグラウンドとが接続された構成の配線が
施されているため、そのリードピンの電荷が逃げる経路
が形成され、ＥＳＤ耐圧の向上を図ることができるとと
もに、不使用のリードピンの数の多少によらない、ＥＤ
Ｓ耐圧規格の統一化を図ることができる。
【図１】本発明の一実施例の半導体集積回路の、１つの
不使用のパッドと、１つの不使用の入出力セル領域部の
うちの出力セル領域を示す図である。
不使用のパッドと、１つの不使用の入出力セル領域部の
うちの出力セル領域を示す図である。
【図２】本発明の半導体装置の一実施例の一部を示す模
式図である。
式図である。
【図３】図２に示す半導体装置の、不使用の入出力セル
の一部分を示す回路図である。
の一部分を示す回路図である。
１０ 出力セル領域部 １０ａ 保護素子 １０ｂ 出力セル １１ パッド １１ａ 不使用のパッド １２，１４ Ｐチャンネルトランジスタ １３，１５ Ｎチャンネルトランジスタ １６ ナンドゲート １７ ノアゲート １８，１９ インバータ ２０ 半導体装置 ２１ パッケージ ２２ リードピン ２２ａ 不使用のリードピン ２３ 半導体チップ ２４ ボンディングワイヤ
Claims (2)
- 【請求項１】 外部回路との間の信号の中継を行なうた
めの複数の入出力セルを備えた半導体集積回路におい
て、 前記中継用として不使用の入出力セルに、トランジスタ
を介して電源とグラウンドとが接続された構成の配線が
施されてなることを特徴とする半導体集積回路。 - 【請求項２】 パッケージと、該パッケージ内外に延在
する、外部回路と接続するためのリードピンと、該リー
ドピンとの間で配線されたパッド及び外部回路との間の
信号の中継を行なうための入出力セルを有する、前記パ
ッケージに封入された半導体集積回路とを備えた半導体
装置において、 不使用の前記リードピンと、該リードピンと対応する不
使用のパッドとの間が配線されると共に、トランジスタ
を介して電源とグラウンドとが接続された構成の配線が
施されてなる前記中継用として不使用の入出力セルに、
前記不使用のリードピンとの間で配線された不使用のパ
ッドが接続されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23536994A JPH07321283A (ja) | 1994-03-29 | 1994-09-29 | 半導体集積回路および半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-59315 | 1994-03-29 | ||
| JP5931594 | 1994-03-29 | ||
| JP23536994A JPH07321283A (ja) | 1994-03-29 | 1994-09-29 | 半導体集積回路および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321283A true JPH07321283A (ja) | 1995-12-08 |
Family
ID=26400365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23536994A Withdrawn JPH07321283A (ja) | 1994-03-29 | 1994-09-29 | 半導体集積回路および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321283A (ja) |
-
1994
- 1994-09-29 JP JP23536994A patent/JPH07321283A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |