JPH10125801A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH10125801A
JPH10125801A JP8236189A JP23618996A JPH10125801A JP H10125801 A JPH10125801 A JP H10125801A JP 8236189 A JP8236189 A JP 8236189A JP 23618996 A JP23618996 A JP 23618996A JP H10125801 A JPH10125801 A JP H10125801A
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input
gate
transistor
buffer circuit
surge
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JP8236189A
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Hidenori Konno
秀紀 今野
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 チップ上の面積の増大を抑えながら、入力段
の入力バッファ回路のサージ保護回路のサージ耐圧を向
上させた半導体集積回路装置を得ることを課題とする。 【解決手段】 半導体集積回路装置の入力段の入力バッ
ファ回路２を適用デザインルールより長いゲート長のト
ランジスタ６，８を用いて構成したことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置の入力段の入力バッファ回路のサージ耐圧を高くし
サージ保護能力の向上に関するもので、特に、入力バッ
ファ回路を適用デザインルールより長いゲート長のトラ
ンジスタを用いて構成することに関する。
【０００２】
【従来の技術】半導体デバイスの高集積化、微細化に伴
い、特に、ＭＯＳデバイスは入力インピーダンスが高い
ため、静電破壊が重要な問題となっている。静電気の帯
電量は温度や湿度の影響を強く受け、一般的に温度や湿
度の上昇に伴って帯電量は減少する。湿度の影響は特に
大きく、相対湿度が４０％〜５０％以下になると静電気
の発生が急に著しくなる。静電気による破壊は３つのモ
ードに大別される。第１は内部配線（アルミニュウム、
ポリシリコン等）の溶断、第２には酸化膜の破壊、そし
て第３に接合部の破壊である。こうしたチップの破壊に
付随してワイヤリード（金線、アルミニュウム細線等）
の溶断が生ずることもある。上記の３つのモードが複合
して現れることも多く、また、軽い損傷のときには外観
上は異常が見られず、接合部のリーク電流が増大した
り、トランジスタの増幅率が低下することがある。この
ため、ＭＯＳデバイスでは静電気から内部回路を守るた
め入力段の入力バッファ回路にサージ保護回路が一般に
設けられている。
【０００３】図５は従来の半導体集積回路装置の入力段
の回路図である。図において、１は、半導体基板上に形
成され、リード端子にワイヤーリードを介して接続され
ている、入力信号が印加される入力パッドである。２
は、上記入力パッドに入力される入力信号を受ける内部
回路の入力バッファ回路であり、入力ノード３にゲート
が接続され、電源電位ノード４と出力ノード５との間に
接続されるＰチャネルＭＯＳトランジスタ６と、入力ノ
ード３にゲートが接続され、接地電位ノード７と出力ノ
ード５との間に接続されるＮチャネルＭＯＳトランジス
タ８とから構成されている。
【０００４】図６は、図５の入力段の入力バッファ回路
のレイアウト図である。ＣＭＯＳゲートアレイにおい
て、上記ＰチャネルＭＯＳトランジスタ６は、図６に示
すように電源電位ノード４に接続されたポリシリコンか
らなるゲート６ａ、６ｂと、上記ゲート６ａとゲート６
ｂ間に設置されたポリシリコンからなるゲート６ｃと、
上記ゲート６ａとゲート６ｃ間に位置した半導体基板の
一平面に形成されたＰ型の不純物領域からなるドレイン
領域６ｄと、上記ゲート６ｂとゲート６ｃ間に位置した
半導体基板の一平面に形成されたＰ型の不純物領域から
なるソース領域６ｅとから構成されている。
【０００５】また、上記ＮチャネルＭＯＳトランジスタ
８は、図６に示すように接地電位ノード７に接続された
ポリシリコンからなるゲート８ａ、ゲート８ｂと、上記
ゲート８ａとゲート８ｂ間に設置されたポリシリコンか
らなるゲート８ｃと、上記ゲート８ａとゲート８ｃ間に
位置した半導体基板の一平面に形成されたＮ型の不純物
領域からなるドレイン領域８ｄと、上記ゲート８ｂとゲ
ート８ｃ間に位置した半導体基板の一平面に形成された
Ｎ型の不純物領域からなるソース領域８ｅとから構成さ
れている。
【０００６】上記ＰチャネルＭＯＳトランジスタ６のゲ
ート６ｃと、ＮチャネルＭＯＳトランジスタ８のゲート
８ｃとは、各ゲート上に形成されるアルミニュウム層に
て形成される配線３ａによって接続され、配線３ａが図
５における入力ノード３に対応する。９は上記入力バッ
ファ回路２の入力ノード３に接続される内部配線であ
り、１０は上記入力バッファ回路２の出力ノード５に接
続される内部配線である。１１は上記入力パッド１と上
記入力バッファ回路２の入力ノード３との間に接続され
た抵抗性素子であり、１２はアノードが上記入力パッド
１に接続され、カソードが上記電源電位ノード４に接続
された第１のダイオード素子で、ソースとゲートとを短
絡させたＰチャネルＭＯＳトランジスタによるオフトラ
ンジスタによって構成されている。１３はカソードが上
記入力パッド１に接続され、アノードが上記接地電位ノ
ード７に接続される第２のダイオード素子で、ソースと
ゲートとを短絡させたＮチャネルＭＯＳトランジスタに
よるオフトランジスタによって構成されている。上記入
力バッファ回路２のサージ保護回路は上記抵抗性素子１
１、第１のダイオード素子１２および第２のダイオード
素子１３とから構成されている。
【０００７】図５，図６の動作について説明する。入力
パッド１から電源電圧以上のサージが印加されると、第
１のダイオード素子１２を介して電源に流れ出し、ＧＮ
Ｄ電圧以下のサージに対しては、第２のダイオード素子
１３を介してＧＮＤにサージが吸収される。
【０００８】図７は特開昭５９−２０８７７１号公報に
示された従来の半導体集積回路装置の他の入力段を示す
回路図である。図７において、半導体集積回路装置の入
力段の入力パッドに接続された２つのトランジスタはサ
ージ保護回路であり、図５に示した第１のダイオード素
子１２および第２のダイオード素子１３と同様の構成に
よりサージ吸収の機能を有する。
【０００９】
【発明が解決しようとする課題】従来の半導体集積回路
装置の入力段の入力バッファ回路のサージ保護回路は以
上のように構成されていて、図５，図７のいずれも、ゲ
ートアレイ方式による半導体集積回路装置において、入
力段の入力バッファ回路に使用しない標準素子のトラン
ジスタをダイオード構成として入力パッドに接続し、一
定レベルのサージ耐圧を得ることができる。しかしなが
ら、このような従来の半導体集積回路装置の入力段の入
力バッファ回路のサージ保護回路のチップ上の占有面積
の増大を抑えながら、特定用途に応じて、サージ耐圧を
高くしサージ保護能力を向上させることの要求が生じて
いる。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、チップ上の占有面積の増大を抑え
ながら、サージ耐圧の要求に応じて、入力段の入力バッ
ファ回路のサージ保護回路のサージ耐圧を高くしサージ
保護能力を向上させた半導体集積回路装置を得ることを
目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に係わる発明の半導体集積回路装置は、
入力段の入力バッファ回路を適用デザインルールより長
いゲート長のトランジスタを用いて構成したことを特徴
とする。
【００１２】また、請求項２に係わる発明の半導体集積
回路装置は、請求項１記載の半導体集積回路装置の入力
段の入力バッファ回路を構成するトランジスタの入力ゲ
ートにＭＯＳキャパシタンスを付加したことを特徴とす
る。
【００１３】また、請求項３に係わる発明の半導体集積
回路装置は、ゲートアレイ方式による半導体集積回路装
置において、ゲートアレイのマスター上に適用デザイン
ルールによる標準ゲート長のトランジスタの他に、適用
デザインルールより長いゲート長のトランジスタを所要
数設け、サージ耐圧の要求に応じて、入力段の入力バッ
ファ回路を上記適用デザインルールより長いゲート長の
トランジスタを用いて構成する、もしくは上記入力段の
入力バッファ回路を構成するトランジスタの入力ゲート
に適用デザインルールによる標準ゲート長のトランジス
タからなるＭＯＳキャパシタンスを付加して構成するこ
とを特徴とする。
【００１４】また、請求項４に係わる発明の半導体集積
回路装置は、セルベース方式による半導体集積回路装置
において、適用デザインルールによる標準ゲート長のト
ランジスタと、適用デザインルールより長いゲート長の
トランジスタを、スタンダードセルとしてもち、サージ
耐圧の要求に応じて、入力段の入力バッファ回路を上記
適用デザインルールより長いゲート長のトランジスタを
用いて構成する、もしくは上記入力段の入力バッファ回
路を構成するトランジスタの入力ゲートに適用デザイン
ルールによる標準ゲート長のトランジスタからなるＭＯ
Ｓキャパシタンスを付加して構成することを特徴とす
る。
【００１５】
【発明の実施の形態】
実施の形態１．この発明の実施の形態１について図１、
図２を参照して説明する。図１は、この発明の半導体集
積回路装置の実施の形態１を示す入力段の回路図であ
る。図２は、図１の入力段の入力バッファ回路のレイア
ウト図である。図において、ダイオード素子１２，１３
および抵抗性素子１１からなるサージ保護回路の構成と
動作については、従来の半導体集積回路装置の図５に示
したものと同様であり、既に説明したので省略する。１
は、入力信号が印加される入力パッドであり、半導体基
板上に形成され、リード端子にワイヤーリードを介して
接続されている。２は、上記入力パッドに入力される入
力信号を受ける内部回路の入力バッファ回路であり、入
力ノード３にゲートが接続され、電源電位ノード４と出
力ノード５との間に接続されるＰチャネルＭＯＳトラン
ジスタ６と、入力ノード３にゲートが接続され、接地電
位ノード７と出力ノード５との間に接続されるＮチャネ
ルＭＯＳトランジスタ８とで構成されている。この発明
の半導体集積回路装置の実施の形態１を示す入力段の回
路図（図１）上では、従来の半導体集積回路装置の入力
段の回路図（図５）との差異は見えないが、図１の入力
段の入力バッファ回路のレイアウト図（図２）と図５の
入力段の入力バッファ回路のレイアウト図（図６）とを
対比して構成の差異が明らかになる。
【００１６】即ち、本実施の形態１では、図１に示す半
導体集積回路装置の入力段の入力バッファ回路２のサー
ジ耐圧を向上させるために、図２に示すように入力バッ
ファ回路２を構成するＰチャネルＭＯＳトランジスタ６
と、ＮチャネルＭＯＳトランジスタ８の入力ゲート６ｃ
ｘ，８ｃｘのゲート長を適用デザインルールより長く
し、入力段の入力バッファ回路２の入力ゲートのゲート
酸化膜容量を増大させ、そのゲート容量を利用すること
により、図６に示すように従来の半導体集積回路装置の
入力段の入力バッファ回路を構成するＰチャネルＭＯＳ
トランジスタ６と、ＮチャネルＭＯＳトランジスタ８の
入力ゲート６ｃ，８ｃのゲート長を適用デザインルール
による標準ゲート長のものを用いた場合に比べ、サージ
耐圧を高くできサージ保護能力を向上することができ
る。
【００１７】実施の形態２．この発明の実施の形態２に
ついて図３、図４を参照して説明する。図３は、この発
明の半導体集積回路装置の実施の形態２を示す入力段の
回路図である。図４は、図３の入力段の入力バッファ回
路のレイアウト図である。図において、ダイオード素子
１２，１３および抵抗性素子１１からなるサージ保護回
路の構成と動作については、従来の半導体集積回路装置
の図５に示したものと同様であり、既に説明したので省
略する。１は、入力信号が印加される入力パッドであ
り、半導体基板上に形成され、リード端子にワイヤーリ
ードを介して接続されている。２は、上記入力パッドに
入力される入力信号を受ける内部回路の入力バッファ回
路であり、入力ノード３にゲートが接続され、電源電位
ノード４と出力ノード５との間に接続されるＰチャネル
ＭＯＳトランジスタ６と、入力ノード３にゲートが接続
され、接地電位ノード７と出力ノード５との間に接続さ
れるＮチャネルＭＯＳトランジスタ８とで構成されてい
る。１４は、一方の電極が入力バッファ回路２の入力ノ
ード３に接続され、他方の電極が電源電位ノード４に接
続される第１の容量性素子であり、ソースとドレインと
が電気的に短絡されたＰチャネルＭＯＳトランジスタに
よって構成されている。１５は、一方の電極が上記入力
バッファ回路２の入力ノード３に接続され、他方の電極
が上記接地電位ノード７に接続される第２の容量性素子
であり、ソースとドレインとが電気的に短絡されたＮチ
ャネルＭＯＳトランジスタによって構成されている。上
記１４，１５のＭＯＳトランジスタのゲート長は適用デ
ザインルールによる標準ゲート長である。
【００１８】本実施の形態２では、図３に示す半導体集
積回路装置の入力段の入力バッファ回路２のサージ耐圧
を向上させるために、図４に示すように入力バッファ回
路２を構成するＰチャネルＭＯＳトランジスタ６と、Ｎ
チャネルＭＯＳトランジスタ８の入力ゲート６ｃｘ，８
ｃｘのゲート長を適用デザインルールより長くし、入力
段の入力バッファ回路２の入力ゲートのゲート酸化膜容
量を増大させ、そのゲート容量を利用することにより、
図６に示すように従来の半導体集積回路装置の入力段の
入力バッファ回路を構成するＰチャネルＭＯＳトランジ
スタ６と、ＮチャネルＭＯＳトランジスタ８の入力ゲー
ト６ｃ，８ｃのゲート長を適用デザインルールによる標
準ゲート長のものを用いた場合に比べ、サージ耐圧を高
くできサージ保護能力を向上することができる。さら
に、図３に示すように、入力バッファ回路２を構成する
ＰチャネルＭＯＳトランジスタ６と、ＮチャネルＭＯＳ
トランジスタ８の入力ゲートに、上記の容量性素子１
４，１５を付加したものである。
【００１９】上記第１の容量性素子１４は、図４に示す
ようにＣＭＯＳゲートアレイにおいて、電源電位ノード
４に接続されたポリシリコンからなるゲート６ａと６ｂ
及び上記入力バッファ回路２を構成しているＰチャネル
ＭＯＳトランジスタのゲート６ｃｘと一緒に配置されて
いる。ＰチャネルＭＯＳトランジスタ１４のゲート１４
ａは、上記のゲート６ｃｘと６ｂの間に配置されてい
る。領域１４ｂと領域１４ｃは、半導体基板の一平面に
形成されたＰ型の不純物領域からなり、両者は短絡され
て電源電位ノード４に接続されている。
【００２０】また、上記第２の容量性素子１５は、図４
に示すようにＣＭＯＳゲートアレイにおいて、接地電位
ノード７に接続されたポリシリコンからなるゲート８ａ
と８ｂ及び上記入力バッファ回路２を構成しているＮチ
ャネルＭＯＳトランジスタのゲート８ｃｘと一緒に配置
されている。ＮチャネルＭＯＳトランジスタ１５のゲー
ト１５ａは、上記のゲート８ｃｘと８ｂの間に配置され
ている。領域１５ｂと領域１５ｃは、半導体基板の一平
面に形成されたＮ型の不純物領域からなり、両者は短絡
されて接地電位ノード７に接続されている。
【００２１】１６は、ＰチャネルＭＯＳトランジスタ６
のゲート６ｃｘと、ＮチャネルＭＯＳトランジスタ８の
ゲート８ｃｘと、第１の容量性素子１４の一方の電極と
なるゲート１４ａと、第２の容量性素子１５の一方の電
極となるゲート１５ａとを接合部１６ａ〜１６ｄ（コン
タクトホール内に埋め込まれるアルミニュウム層）を介
して電気的に接続するアルミニュウム層の配線であり、
図３に示す入力バッファ回路２の入力ノード３となる。
【００２２】図３，４の動作について説明する。入力バ
ッファ回路２の入力ノード３にＭＯＳキャパシタンス１
４，１５を付加することにより、入力バッファ回路２の
ゲート面積Ｓが実施の形態１と比べて、さらに増大する
ことにより、図３の入力パッド１からサージが印加さ
れ、過電圧が生じた場合、図９に示すゲート拡散間電界
Ｅの上昇を和らげサージ保護能力を向上させることがで
きる。これを式で表すと次式のようになる。 Ｅ＝Ｖ／ｄ＝Ｑ／Ｃｄ＝Ｑ／εＳ ここで、Ｅ：ゲート拡散間電界、Ｖ：ゲート拡散間電
圧、ｄ：ゲート拡散間距離、ε：誘電率、Ｑ：電荷、
Ｓ：ゲート面積である。
【００２３】この実施の形態２では、実施の形態１の構
成と上記容量性素子１４，１５とを組み合わせることに
より、入力バッファ回路２のサージ耐圧をさらに高める
ことができ、入力バッファ回路２のサージ保護能力を容
易に向上させることができる。
【００２４】実施の形態３．この発明の実施の形態３に
ついて図１，２，３，４を参照して説明する。
【００２５】ゲートアレイのマスター上に適用デザイン
ルールによる標準ゲート長のトランジスタの他に、図
１，２に示す適用デザインルールより長いゲート長のト
ランジスタを所要数設け、サージ耐圧の要求に応じて、
入力段の入力バッファ回路を上記適用デザインルールよ
り長いゲート長のトランジスタを用いて構成する、もし
くは上記入力段の入力バッファ回路を構成するトランジ
スタの入力ゲートに適用デザインルールによる標準ゲー
ト長のトランジスタをＭＯＳキャパシタンスとして図
３，４に示すように付加して構成することにより、サー
ジ耐圧の異なる要求に対して、容易に対応が可能なゲー
トアレイ方式による半導体集積回路装置を得ることがで
きる。
【００２６】実施の形態４．この発明の実施の形態４に
ついて図１，２，３，４を参照して説明する。
【００２７】適用デザインルールによる標準ゲート長の
トランジスタと、図１，２に示す適用デザインルールよ
り長いゲート長のトランジスタを、スタンダードセルと
してもち、サージ耐圧の要求に応じて、入力段の入力バ
ッファ回路を上記適用デザインルールより長いゲート長
のトランジスタを用いて構成する、もしくは上記入力段
の入力バッファ回路を構成するトランジスタの入力ゲー
トに適用デザインルールによる標準ゲート長のトランジ
スタをＭＯＳキャパシタンスとして付加して構成するこ
とにより、サージ耐圧の異なる要求に対して、入力段の
入力バッファ回路のサージ保護回路のチップ上の占有面
積を最小化するとともに、上記サージ保護回路のサージ
耐圧性能を最適化することが可能なセルベース方式によ
る半導体集積回路装置を得ることができる。
【００２８】
【発明の効果】以上のように請求項１に係わる発明の半
導体集積回路装置によれば、入力段の入力バッファ回路
を適用デザインルールより長いゲート長のトランジスタ
を用いて構成したたことにより、サージ保護回路のチッ
プ上の占有面積の増大を抑えながら、サージ保護回路の
サージ耐圧を高めサージ保護能力を向上した半導体集積
回路装置を得ることができる。
【００２９】また、請求項２に係わる発明によれば、請
求項１記載の半導体集積回路装置の入力段の入力バッフ
ァ回路を構成するトランジスタの入力ゲートにＭＯＳキ
ャパシタンスを付加したことにより、請求項１に係わる
発明の効果に対してさらにサージ保護回路のサージ耐圧
を高めサージ保護能力を向上させた半導体集積回路装置
を得ることができる。
【００３０】また、請求項３に係わる発明によれば、ゲ
ートアレイ方式による半導体集積回路装置において、ゲ
ートアレイのマスター上に適用デザインルールによる標
準ゲート長のトランジスタの他に、適用デザインルール
より長いゲート長のトランジスタを所要数設け、サージ
耐圧の要求に応じて、入力段の入力バッファ回路を上記
適用デザインルールより長いゲート長のトランジスタを
用いて構成する、もしくは上記入力段の入力バッファ回
路を構成するトランジスタの入力ゲートに適用デザイン
ルールによる標準ゲート長のトランジスタをＭＯＳキャ
パシタンスとして付加して構成することにより、サージ
耐圧の異なる要求に対応して、サージ保護回路のチップ
上の占有面積の増大を抑えながら、サージ保護回路のサ
ージ耐圧を高めサージ保護能力を向上した半導体集積回
路装置を得ることができる。
【００３１】また、請求項４に係わる発明によれば、セ
ルベース方式による半導体集積回路装置において、適用
デザインルールによる標準ゲート長のトランジスタと、
適用デザインルールより長いゲート長のトランジスタ
を、スタンダードセルとしてもち、サージ耐圧の要求に
応じて、入力段の入力バッファ回路を上記適用デザイン
ルールより長いゲート長のトランジスタを用いて構成す
る、もしくは上記入力段の入力バッファ回路を構成する
トランジスタの入力ゲートに適用デザインルールによる
標準ゲート長のトランジスタをＭＯＳキャパシタンスと
して付加して構成することにより、サージ耐圧の要求に
応じて、入力段の入力バッファ回路のサージ保護回路の
チップ上の占有面積を最小化できるとともに、上記サー
ジ保護回路のサージ保護性能を最適化した半導体集積回
路装置を得ることができる。
【図面の簡単な説明】
【図１】 この発明の半導体集積回路装置の実施の形態
１を示す入力段の回路図である。
【図２】 図１の入力段の入力バッファ回路のレイアウ
ト図である。
【図３】 この発明の半導体集積回路装置の実施の形態
２を示す入力段の回路図である。
【図４】 図３の入力段の入力バッファ回路のレイアウ
ト図である。
【図５】 従来の半導体集積回路装置の入力段の回路図
である。
【図６】 図５の入力段の入力バッファ回路のレイアウ
ト図である。
【図７】 図５の入力段の入力バッファ回路のトランジ
スタ断面図である。
【図８】 従来の半導体集積回路装置の他の入力段の回
路図である。
【符号の説明】
１ 入力パッド、２ 入力バッファ回路、３ 入力ノー
ド、４ 電源電位ノード、５ 出力ノード、６ Ｐチャ
ネルＭＯＳトランジスタ、６ａ，６ｂ ゲート、６ｃｘ
ゲート、６ｄ ドレイン領域、６ｅ ソース領域、７
接地電位ノード、８ ＮチャネルＭＯＳトランジス
タ、８ａ，８ｂ ゲート、８ｃｘ ゲート、８ｄ ドレ
イン領域、８ｅ ソース領域、９ 内部配線、１０ 内
部配線、１１ 抵抗性素子、１２ ダイオード素子、１
３ ダイオード素子、１４ 容量性素子、１４ａ ゲー
ト、１４ｂ ドレイン領域、１４ｃ ソース領域、１５
容量性素子、１５ａ ゲート、１５ｂ ドレイン領
域、１５ｃ ソース領域、１６配線、１６ａ，１６ｂ，
１６ｃ，１６ｄ 接続部、１７ 酸化膜。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 入力段の入力バッファ回路を適用デザイ
    ンルールより長いゲート長のトランジスタを用いて構成
    したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 入力段の入力バッファ回路を構成するト
    ランジスタの入力ゲートにＭＯＳキャパシタンスを付加
    したことを特徴とする請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 ゲートアレイのマスター上に適用デザイ
    ンルールによる標準ゲート長のトランジスタの他に、適
    用デザインルールより長いゲート長のトランジスタを所
    要数設け、サージ耐圧の要求に応じて、入力段の入力バ
    ッファ回路を上記適用デザインルールより長いゲート長
    のトランジスタを用いて構成する、もしくは上記入力段
    の入力バッファ回路を構成するトランジスタの入力ゲー
    トに適用デザインルールによる標準ゲート長のトランジ
    スタからなるＭＯＳキャパシタンスを付加して構成する
    ことを特徴とするゲートアレイ方式による半導体集積回
    路装置。
  4. 【請求項４】 適用デザインルールによる標準ゲート長
    のトランジスタと、適用デザインルールより長いゲート
    長のトランジスタを、スタンダードセルとしてもち、サ
    ージ耐圧の要求に応じて、入力段の入力バッファ回路を
    上記適用デザインルールより長いゲート長のトランジス
    タを用いて構成する、もしくは上記入力段の入力バッフ
    ァ回路を構成するトランジスタの入力ゲートに適用デザ
    インルールによる標準ゲート長のトランジスタからなる
    ＭＯＳキャパシタンスを付加して構成することを特徴と
    するセルベース方式による半導体集積回路装置。
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