JP2830783B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2830783B2
JP2830783B2 JP7181348A JP18134895A JP2830783B2 JP 2830783 B2 JP2830783 B2 JP 2830783B2 JP 7181348 A JP7181348 A JP 7181348A JP 18134895 A JP18134895 A JP 18134895A JP 2830783 B2 JP2830783 B2 JP 2830783B2
Authority
JP
Japan
Prior art keywords
common discharge
discharge line
bonding pads
semiconductor chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP7181348A
Other languages
English (en)
Other versions
JPH0936311A (ja
Inventor
仁紀 早野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7181348A priority Critical patent/JP2830783B2/ja
Priority to KR1019960028677A priority patent/KR100194312B1/ko
Publication of JPH0936311A publication Critical patent/JPH0936311A/ja
Priority to US08/951,412 priority patent/US5751051A/en
Application granted granted Critical
Publication of JP2830783B2 publication Critical patent/JP2830783B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電破壊保護回路を備えＬＯＣ構造を用いて組み立
てられた半導体装置に関する。
【０００２】
【従来の技術】半導体装置に外部から静電気による高電
圧が印加された場合、半導体基板上に設けられた素子が
破壊されてしまう。この対策として、従来よりさまざま
な静電破壊保護技術が提案されている。その中で、特開
平７−０８６５１０号公報には、共通放電線を備えた技
術による半導体装置が開示されている。
【０００３】図４は、上述の公知例に基ずく半導体装置
の一例（第１の例）を示した回路図である。
【０００４】この半導体装置は、入力信号ＩＮを一端に
受ける入力抵抗Ｒ１、この入力抵抗Ｒ１の他端からの信
号を受けるＣＭＯＳインバータ型の入力段回路１６１、
この入力段回路１６１からの信号に対して所定の処理を
行う内部処理部１６２、及び内部処理部１６２で処理さ
れた信号を出力信号ＯＵＴとして出力するＣＭＯＳイン
バータ型の出力段回路１６３を含む内部回路１６と、電
源電位Ｖｃｃ１供給用の端子（図示省略、以下端子は全
て図示省略）と接続し入力段回路１６１及び内部処理部
１６２に電源電位Ｖｃｃ１を供給するためのボンディン
グパッド１３ｓと、入力信号ＩＮ用の端子と接続し入力
抵抗Ｒ１の一端に入力信号ＩＮを伝達するためのボンデ
ィグパッド１３ｔと、接地電位ＧＮＤ１供給用の端子と
接続し入力端回路１６１及び内部処理部１６２に接地電
位ＧＮＤ１を供給するための接地用のボンデンィグパッ
ド１４と、電源電位Ｖｃｃ２供給用の端子と接続し出力
段回路１６３に電源電位Ｖｃｃ２を供給するためのボン
ディグパッド１３ｕと、出力信号ＯＵＴ用の端子と接続
し出力段回路１６３からの出力信号ＯＵＴを出力するた
めのボンディングパッド１３ｖと、接地電位ＧＮＤ２用
の端子と接続し出力段回路１６３に接地電位ＧＮＤ２を
供給するためのボンディングパッド１３ｗと、ボンディ
ングパッド１４と接続しかつボンディングパッド１３ｓ
〜１３ｗに近接して設けられた共通放電線１２ｘと、そ
れぞれ電圧クランプ素子（Ｑ１〜Ｑ５）及びダイオード
素子（Ｄ１〜Ｄ５）を１つずつ備えボンディングパッド
１３ｓ〜１３ｗと共通放電線との間に設けられた保護素
子部１５ｓ〜１５ｗとを、半導体基板に形成した構成と
なっている。
【０００５】ここで、出力段回路１６３への電源電位Ｖ
ｃｃ２及び接地電位ＧＮＤ２と、それ以外の回路への電
源電位Ｖｃｃ１及び接地電位ＧＮＤ１とを別々に分けて
供給しているのは、出力段回路１６３の動作時に瞬間的
に大電流が流れ、これによる電源電位線，接地電位線の
電位変動がノイズとして出力段回路１６３以外の回路に
影響するのを防ぐためである。
【０００６】このような構成とすることにより、任意の
ボンディングパッド間に、任意の極性の高電圧が印加さ
れた場合、多くとも１個の電圧クランプ素子と１個の順
方向のダイオード素子とによって放電されることとな
り、安定した静電破壊耐量が得られる。たとえば、ボン
ディングパッド１３ｓ，１３ｗ間に、１３ｓを正極とす
るような高電圧が静電気により印加された場合、ボンデ
ィングパッド１３ｓから、電圧クランプ素子Ｑ１，共通
放電線１２ｘ，ダイオード素子Ｄ５という経路を経て、
ボンディングパッド１３ｗに接続された端子から外部へ
放電される。
【０００７】この様な放電経路のため、内部回路１６に
印加される最大電圧は、電圧クランプ素子（Ｑ１〜Ｑ
５）のクランプ電圧と、ダイオード素子（Ｄ１〜Ｄ５）
の順方向電圧、いわゆるビルトインポテンシャル、及び
共通放電線１２ｘのインピーダスによって発生する電圧
の和となる。この最大電圧を内部回路１６を構成するＭ
ＯＳトランジスタのゲート酸化膜の絶縁破壊耐圧と比較
して、十分低い電圧となるように保護素子部１５ｓ〜１
５ｗや共通放電線１２ｘの設計を行なっている。
【０００８】図５（Ａ），（Ｂ）はこの半導体装置の半
導体基板に形成された１つの保護素子部（１５ｓ）及び
その周辺を示した平面図及び断面図である。図５
（Ａ），（Ｂ）に於いて、上記の電圧クランプ素子（Ｑ
１）及びダイオード素子（Ｄ１）はＮ型不純物領域１７
１，１７２とＰ型不純物領域１７３とにより形成されて
いる。
【０００９】ここで、Ｎ型不純物領域１７１はコンタク
ト孔１７４及び金属配線１８によりボンディングパッド
１３ｓに接続されており、Ｎ型不純物領域１７２及びＰ
型不純物領域１７３も同様にして共通放電線１２ｘに接
続されている。
【００１０】また、電圧クランプ素子Ｑ１は、Ｎ型不純
物領域１７１，１７２とＰ型半導体基板１７３とで構成
されるラテラル型ＮＰＮバイポーラトランジスタにより
形成され、ダイオード素子Ｄ１は、Ｎ型不純物領域１７
１とＰ型不純物領域１７３とにより形成される。なお、
図５（Ｂ）に於いては、ボンディングパッド及び共通放
電線に接続される金属配線は省略してある。
【００１１】ここで、上記ＮＰＮバイポーラトランジス
タによる電圧クランプ素子Ｑ１は、２つのＮ型不純物領
域１７１，１７２間の距離を変えることにより、クラン
プ電圧をコントロールすることができる。つまり、Ｎ型
不純物領域１７１，１７２間の距離を小さくするほどク
ランプ電圧を低く設定することができる。このため、素
子構造の微細化に伴いＭＯＳトランジスタのゲート酸化
膜が薄膜化して絶縁破壊耐圧が低下することに対応し
て、電圧クランプ素子のクランプ電圧を下げる事によ
り、半導体装置の静電破壊耐量の向上をはかることがで
きる。
【００１２】図６は、上述の共通放電線を備えた静電破
壊保護技術を適用した半導体装置の半導体チップの平面
図である。
【００１３】図６に於いて、共通放電線１２ｘは、半導
体チップ１０ｘの外周（スクライブ線部）に設けられて
いる。一般に半導体装置では、半導体チップ外周に、半
導体基板と接続された配線（以下スクライブ配線とい
う）が設けられており、図６の共通放電線１２ｘはこの
スクライブ配線と兼用されている。この様に、共通放電
線を既存のスクライブ配線と兼用する事で、半導体チッ
プの面積を増大させることなく、静電破壊耐量の向上を
はかる事ができる。なお、図６に於いて保護素子部１５
ｓ〜１５ｚは細部を省略して示してある。
【００１４】図７は、更に半導体チップを固定保持する
導体部のダイパッドも共通放電線として利用した例（第
２の例）を示した平面図である。図７においては、共通
放電線１２ｙは半導体チップ１０ｙの両端でボンディン
グ線３０によってダイパッド２４に接続されており、共
通放電線１２ｙのインピーダンスを下げる働きをしてい
る。
【００１５】なお、以上の説明では、共通放電線として
接地電位線を用いた例について説明したが、接地電位以
外の配線を用いることも可能である。
【００１６】一方、近年の半導体装置、特に半導体記憶
装置の分野では、記憶容量の大容量化に伴い、半導体チ
ップの面積の増大が大きく、この様な半導体チップを標
準化された寸法のパッケージに収納するために、ＬＯＣ
（ｌｅａｄ ｏｎ ｃｈｉｐの略）構造と呼ばれる新た
な組立技術が開発されている（たとえば、日経マイクロ
デバイス、１９９１年１１月号、７９〜８３頁参照）。
【００１７】この技術は、従来のリードフレームが半導
体チップを固定保持するダイパッドと、半導体装置の入
出力信号を外部端子として取り出すインナーリードとを
別々に設けていたのに対し（図７参照）、インナーリー
ドを半導体チップ上に配置し（いわゆるｌｅａｄ ｏｎ
ｃｈｉｐ）、半導体チップを固定保持する機能を持た
せることでダイパッドを不用とする技術である。
【００１８】この技術により、ダイパッドとインナーリ
ードとを分離する領域や、インナーリード上のボンディ
グのための領域を削除することができる。再び図７を用
いて説明すると、図７中の（Ｂ）及び（Ｃ）の領域が、
上記領域に相当する。この領域の寸法は、（Ｂ），
（Ｃ）合わせて０．５〜１ｍｍ程度となり、その分大き
な寸法の半導体チップを従来と同じ寸法のパッケージに
収納することができる。
【００１９】更に、半導体チップ上に配置するインナー
リードの形状を任意に設計することができるため、従
来、半導体チップの外周部にのみ設けていたボンディン
グパッドを、半導体チップ表面内に自由に配置すること
ができる。このことは、設計の自由度を増大させるばか
りでなく、半導体チップに形成される配線の長さを短縮
して動作速度の高速化や、電源系配線の強化による動作
時のノイズ低減など、半導体装置の特性を向上させる上
で大きな利点を有している。
【００２０】図８は、上述したＬＯＣ構造を有する半導
体装置（第３の例）の平面図である。図８において、イ
ンナーリード２１ｓ〜２１ｚは、半導体チップ１０ｚ上
にまで設けられ、接着剤（図示せず）を介して半導体チ
ップ１０ｚを固定保持している。またボンディグパッド
１３ｓ〜１３ｚ，１４は、半導体チップ１０ｚの外周部
に加え、その内側領域にも設けられている（１３ｔ，１
３ｘ，１３ｙ，１３ｕ）。そしてこれらボンディングパ
ッド１３ｔ，１３ｘ，１３ｙ，１３ｕに近接した領域に
も共通放電線１２ｚが延長，配置されている。
【００２１】
【発明が解決しようとする課題】しかるに、前述したＬ
ＯＣ構造の半導体装置では、次に示すような新たな問題
が発生する。
【００２２】ＬＯＣ構造を採用した結果、ボンディング
パッドを半導体チップ表面の任意の位置に配置できるよ
うになる一方、これらボンディングパッドそれぞれの近
傍には共通放電線も設けられるため、半導体チップの内
側にも共通放電線を設けなければならない。このため、
半導体チップの内側に共通放電線を配置するための領域
が必要となり、このことは、半導体チップ面積の増大を
もたらす。共通放電線の幅は、その長さによっても異な
るが、一般には１０μｍから４０μｍ程度は必要であ
り、この分が、半導体チップ面積の増大分となる。
【００２３】半導体チップ面積の増大を抑えるために
は、共通放電線の幅を小さくする方法があるが、共通放
電線幅の縮小は、インピーダンスを増大させ、内部回路
に印加される電圧を大きくしてしまう。この結果、内部
回路の静電破壊耐量が悪化し、静電破壊による不具合が
発生してしまう。
【００２４】更に、半導体チップの外周部及び内側部分
両方にわたってボンディングパッドを配置する場合、こ
れらボンディングパッドすべてを保護素子部を介して、
又は直接接続するための共通放電線を、半導体チップに
配置しなければならない。しかも、半導体チップ表面の
任意の２個のボンディングパッド間で、共通放電線のイ
ンピーダンスが極端に大きくならないようにするために
は、共通放電線の配置にかなりの工夫が必要である。こ
のことは、設計の自由度を大きく阻害してしまう。特に
ＤＲＡＭやＳＲＡＭなどの半導体記憶装置の場合、半導
体チップ内部には、メモリセルが多数配列された領域が
存在するため、この領域を回避して共通放電線を配置し
なければならず、設計上のむずかしさは一層大きなもの
となる。
【００２５】本発明の目的は、チップ面積を縮小すると
共に設計の自由度を増大させることができ、かつ静電破
壊耐量を向上させることができる半導体装置を提供する
ことにある。
【００２６】
【課題を解決するための手段】本発明の半導体装置は、
入力された信号に応じて所定の処理を行い所定の信号を
出力する内部回路、この内部回路の信号入出力端及び電
源電位，接地電位の供給端と接続する複数のボンディン
グパッド、これら複数のボンディングパッドそれぞれに
近接して配置され前記電源電位及び接地電位の供給端の
うちの一方と接続するボンディングパッドと直接接続す
る共通放電線、並びにこの共通放電線と直接接続するボ
ンディングパッド以外の複数のボンディングパッドそれ
ぞれと前記共通法電線との間に接続され前記内部回路の
構成素子を静電破壊から保護する複数の保護素子部を含
む半導体チップと、この半導体チップの表面と接着固定
すると共に前記共通放電線と直接接続するボンディング
パッド以外の複数のボンディングパッドと対応接続する
複数のインナーリードとを有するＲＯＣ構造の半導体装
置において、前記半導体チップの前記ボンディングパッ
ド，保護素子部及び共通放電が配置された領域を複数の
領域に区分してこれら複数の領域それぞれに、互いに独
立した共通放電線、この共通放電線と直接接続するボン
ディグパッドを含む複数のボンディングパッド、及びこ
の共通放電線と直接接続するボンディングパッド以外の
ボンディングパッドとこの共通放電線との間に接続され
た保護素子部を配置し、前記複数の領域それぞれの共通
放電線と直接接続するボンディングパッドと接続し前記
半導体チップの表面と接着固定する放電用のインナーリ
ードを設けて構成される。
【００２７】また、複数の領域が、半導体チップの周辺
部全体の領域と、この周辺部全体の領域の内側の所定の
領域とから成るか、半導体チップの周辺部のうちの所定
の領域と、前記半導体チップの周辺部の内側の所定の領
域とから成るようにして構成され、更に共通放電線の所
定の部分が、この部分と直接接続するボンディングパッ
ドと所定の保護素子部との間に設けられてこれらを直結
するように構成される。
【００２８】また、放電用のインナーリードが、共通放
電線の所定の部分に近接並行して配置されて複数個所で
この所定の部分と接続する部分を含むように構成され
る。
【００２９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００３０】図１は本発明の第１の実施の形態を示す平
面図である。
【００３１】この第１の実施の形態が図８に示された従
来の半導体装置に相違する点は、従来の半導体装置では
全ての保護素子部１５ｓ〜１５ｚが１本の共通放電線１
２ｚと接続しているのに対し、この第１の実施の形態で
は、共通放電線，ボンディングパッド及び保護素子部が
形成されている半導体チップ１０の領域を３つの領域、
すなわち、周辺部全体の領域と、周辺部の内側の２つの
領域とに区分し、これら３つの領域それぞれに、互いに
独立した共通放電線１２ａ〜１２ｃと、これら共通放電
線と直接対応接続するボンディングパッド１４ａ〜１４
ｃとを設け、共通放電線１２ａには周辺部全体に配置さ
れた保護素子部１５ａ，１５ｄ，１５ｅ，１５ｈを接続
し、共通放電線１２ｂには内側の２つの領域のうちの一
方に配置された保護素子部１５ｂ，１５ｆを接続し、共
通放電線１２ｃには内側の２つの領域のうちの他方に配
置された保護素子部１５ｃ，１５ｇを接続すると共に、
ボンディングパッド１４ａ〜１４ｃに近接しかつ半導体
チップ１０の表面に接着固定してボンディング線３０に
よりこれらボンディングパッド１４ａ〜１４ｃと接続す
る放電用のインナーリード２２を設けた点にある。ま
た、共通放電線１２ｂは、ボンディングパッド１４ｂと
保護素子部１５ｂ，１５ｆとの間に設けられてこれらの
間を直接接続し、共通放電線１２ｃは、ボンディングパ
ッド１４ｃと保護素子部１５ｃ，１５ｇとの間に設けら
れてこれらの間を直接接続する構造となっている。
【００３２】なお、この第１の実施の形態においては、
ボンディングパッド１４ｂ，１４ｃが内側の領域に新た
に設けられているが、ボンディングパッド１３ｂ，１３
ｆ，１３ｇ，１３ｃ及び保護素子部１５ｂ，１５ｆ，１
５ｇ，１５ｃが並んでいる間のすき間を利用すれば、こ
れらボンディングパッド１４ｂ，１４ｃの追加は十分可
能である。
【００３３】そして、この第１の実施の形態によれば、
共通放電線１２ｂ，１２ｃは、ボンディングパッド１４
ｂ，１４ｃと保護素子部１５ｂ，１５ｆ，１５ｃ，１５
ｇとの間に設けられ、これら内側の領域に設けられたボ
ンディングパッド及び保護素子部と並行する共通放電線
は不要となり、その分、チップ面積を小さくすることが
できる。仮に、並行する共通放電線の幅を３０μｍとす
ると、１６ＭビットＤＲＡＭの場合、約０．４％のチッ
プ面積の縮小が可能となる。更に、実際には、周辺部と
内側の領域とを結ぶ共通放電線も不要となるので、その
分更にチップ面積が縮小されるだけでなく、それによる
他の配線の引きまわしや配線等を含む設計の自由度が増
大する。また、共通放電線の幅を小さくしなくて済み、
放電用のインナーリード２２によってそのインピーダン
スを小さくすることができ、静電破壊耐量を向上させる
ことができる。
【００３４】図２は本発明の第２の実施の形態を示す平
面図である。
【００３５】この第２の実施の形態は、第１の実施の形
態のように、新たに２つのボンディングパッド１４ｂ，
１４ｃを追加するだけの十分な領域が確保できない場合
に、ボンディングパッド１４ｂを１個だけにとどめたも
のである。この場合には、内側の領域は１つの領域と
し、ボンディングパット１４ｂと直接接続しかつボンデ
ィングパッド１３ｂ，１３ｆ，１４ｂ，１３ｇ，１３ｃ
及び保護素子部１５ｂ，１５ｆ，１５ｇ，１５ｃに近
接，並行する１つの共通放電線１２ｄが設けられ、これ
ら保護素子部が接続される。そして、共通放電線１２
ａ，１２ｄは、半導体チップ１０ａの表面に接着固定
し、ボンディング線３０でボンディングパッド１４ａ，
１４ｂと接続するインナーリード２２ａによって接続さ
れている。
【００３６】この第２の実施の形態においては、内側の
領域でのチップ面積の縮小はないが、共通放電線１２
ａ，１２ｄ間を接続する共通放電線が不要となるので、
その分チップ面積を縮小することができ、かつ設計の自
由度を増大させることができる。また、第１の実施の形
態と同様に、静電破壊耐量も向上する。
【００３７】図３は本発明の第３の実施の形態を示す平
面図である。
【００３８】この第３の実施の形態は、周辺部の領域を
相対向する２つの辺それぞれの２つの領域とし、内側は
１つの領域として、周辺部の一方の辺の領域には、共通
放電線１２ｅと、この共通放電線１２ｅと直接接続する
ボンディングパッド１４ｄと、この共通放電線１２ｅに
近接並行して配置されたボンディングパッド１３ａ，１
３ｅ及び保護素子部１５ａ，１５ｅとが設けられ、周辺
部の他方の辺の領域には、共通放電線１２ｇと、この共
通放電線１２ｇと直接接続するボンディングパッド１４
ｆと、この共通放電線１２ｇに近接並行して配置された
ボンディングパッド１３ｄ，１３ｈ及び保護素子部１５
ｄ，１５ｈとが設けられ、内側の領域には、共通放電線
１２ｆと、この共通放電線１２ｆと直接接続するボンデ
ィングパッド１４ｅと、この共通放電線１２ｆに近接並
行して配置されたボンディングパッド１３ｂ，１３ｃ，
１３ｆ，１３ｇ及び保護素子部１５ｂ，１５ｃ，１５
ｆ，１５ｇとが設けられ、共通放電線１２ｅ，１２ｆ，
１２ｇは、ボンディング線３０でボンディングパッド１
４ｄ，１４ｅ，１４ｆと接続しかつ半導体チップ１０ｂ
の表面に接着固定するインナーリード２２ｂにより接続
されている。
【００３９】この第３の実施の形態においては、共通放
電線１２ｅ，１２ｇ等が設けられている周辺部の２辺以
外の２辺の共通放電線が不要であり、かつ周辺部と内側
とを接続する共通放電線も不要であるので、その分チッ
プ面積を縮小することができ、また設計の自由度を増大
させることができる。また、第１，第２の実施の形態と
同様に、静電破壊耐量も向上する。
【００４０】これら実施の形態では、半導体チップ表面
の複数の領域それぞれに共通放電線等を分散して配置
し、これら共通放電線をインナーリードにより相互に接
続する形態について述べたが、このような形態に限定さ
れるものではなく、例えば、共通放電線の幅が十分確保
できず、そのインピーダンスが増大する場合には、その
共通放電線に近接並行して配置され、かつ複数個所でそ
の共通放電線と接続するようにした放電用のインナーリ
ードを設け、インピーダンスを低下させることもでき
る。
【００４１】
【発明の効果】以上説明したように本発明は、半導体チ
ップのボンディングパッド，保護素子部及び共通放電線
の配置領域を複数の副領域に分けてこれら複数の副領域
それぞれに、互いに独立した共通放電線と、この共通放
電線と直接接続するボンディングパッドを含む複数のボ
ンディングパッドと、保護素子部とを配置し、複数の副
領域それぞれの共通放電線と接続して半導体チップの表
面に接着固定する放電用のインナーリードを設けた構成
とすることにより、共通放電線を１本とした従来例に比
べ、共通放電線のうちの周辺部の領域と内側の領域とを
結ぶ部分を含む所定の部分を放電用のインナーリードで
置き換えることができるので、その分、共通放電線の配
置面積を小さくしてチップ面積を縮小することができる
と共に設計の自由度を増大させることができ、かつ放電
用のインナーリードを含む共通放電線のインピーダンス
を低下させて静電破壊耐量を向上させることができる効
果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す平面図であ
る。
【図２】本発明の第２の実施の形態を示す平面図であ
る。
【図３】本発明の第３の実施の形態を示す平面図であ
る。
【図４】従来の半導体装置の一例を示す回路図である。
【図５】図４に示された半導体装置の保護素子部とその
周辺の平面図及び断面図である。
【図６】従来の半導体装置の第１の例を示す平面図であ
る。
【図７】従来の半導体装置の第２の例を示す平面図であ
る。
【図８】従来の半導体装置の第３の例を示す平面図であ
る。
【符号の説明】
１０，１０ａ，１０ｂ，１０ｘ〜１０ｚ 半導体チッ
プ １１，１１ａ，１１ｂ，１１ｘ〜１１ｚ 半導体基板 １２ａ〜１２ｇ，１２ｘ〜１２ｚ 共通放電線 １３ａ〜１３ｈ，１３ｓ〜１３ｚ，１４，１４ａ〜１４
ｆ，１４ｘ，１４ｙボンディングパッド １５ａ〜１５ｈ，１５ｓ〜１５ｚ 保護素子部 １６ 内部回路 １８ 金属配線 １９ フィールド酸化膜 ２１ａ〜２１ｈ，２１ｓ〜２１ｚ，２２，２２ａ，２２
ｂ，２３ｓ〜２３ｘインナーリード ２４ ダイパッド ３０ ボンディング線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力された信号に応じて所定の処理を行
    い所定の信号を出力する内部回路、この内部回路の信号
    入出力端及び電源電位，接地電位の供給端と接続する複
    数のボンディングパッド、これら複数のボンディングパ
    ッドそれぞれに近接して配置され前記電源電位及び接地
    電位の供給端のうちの一方と接続するボンディングパッ
    ドと直接接続する共通放電線、並びにこの共通放電線と
    直接接続するボンディングパッド以外の複数のボンディ
    ングパッドのそれぞれと前記共通放電線との間に接続さ
    れ前記内部回路の構成素子を静電破壊から保護する複数
    の保護素子部を含む半導体チップと、この半導体チップ
    の表面と接着固定すると共に前記共通放電線と直接接続
    するボンディングパッド以外の複数のボンディングパッ
    ドと対応接続する複数のインナーリードとを有するＬＯ
    Ｃ構造の半導体装置において、 前記半導体チップの前記ボンディングパッド，保護素子
    部及び共通放電線が配置された領域である主回路領域を
    複数の副領域に区分してこれら複数の副領域のそれぞれ
    に、互いに独立した共通放電線、この共通放電線と直接
    接続するボンディグパッドを含む複数のボンディングパ
    ッド、及びこの共通放電線と直接接続するボンディング
    パッド以外のボンディングパッドとこの共通放電線との
    間に接続された保護素子部を配置し、前記複数の副領域
    のそれぞれの前記共通放電線と直接接続するボンディン
    グパッドと接続し前記半導体チップの表面と接着固定す
    る放電用のインナーリードを設けたことを特徴とする半
    導体装置。
  2. 【請求項２】 前記複数の副領域が、半導体チップの周
    辺部全体の領域と、この周辺部全体の領域の内側の所定
    の領域とから成る請求項１記載の半導体装置。
  3. 【請求項３】 前記複数の副領域が、半導体チップの周
    辺部のうちの所定の領域と、前記半導体チップの周辺部
    の内側の所定の領域とから成る請求項１記載の半導体装
    置。
  4. 【請求項４】 前記共通放電線の所定の部分が、この部
    分と直接接続するボンディングパッドと所定の保護素子
    部との間に設けられてこれらを直結するように構成され
    た請求項１記載の半導体装置。
  5. 【請求項５】 前記放電用のインナーリードが、共通放
    電線の所定の部分に近接並行して配置されて複数個所で
    この所定の部分と接続する部分を含むように構成された
    請求項１記載の半導体装置。
JP7181348A 1995-07-18 1995-07-18 半導体装置 Expired - Lifetime JP2830783B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7181348A JP2830783B2 (ja) 1995-07-18 1995-07-18 半導体装置
KR1019960028677A KR100194312B1 (ko) 1995-07-18 1996-07-16 정전 파괴 보호 회로를 구비한 반도체 디바이스
US08/951,412 US5751051A (en) 1995-07-18 1997-10-16 Semiconductor device equipped with electrostatic breakdown protection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7181348A JP2830783B2 (ja) 1995-07-18 1995-07-18 半導体装置

Publications (2)

Publication Number Publication Date
JPH0936311A JPH0936311A (ja) 1997-02-07
JP2830783B2 true JP2830783B2 (ja) 1998-12-02

Family

ID=16099145

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7181348A Expired - Lifetime JP2830783B2 (ja) 1995-07-18 1995-07-18 半導体装置

Country Status (3)

Country Link
US (1) US5751051A (ja)
JP (1) JP2830783B2 (ja)
KR (1) KR100194312B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760204B2 (en) 2000-08-30 2004-07-06 Nec Corporation Semiconductor integrated circuit device and method for designing the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2826498B2 (ja) * 1996-01-17 1998-11-18 日本電気アイシーマイコンシステム株式会社 半導体装置
JP2940506B2 (ja) * 1997-01-31 1999-08-25 日本電気株式会社 半導体装置
US6118640A (en) * 1999-02-17 2000-09-12 Pericom Semiconductor Corp. Actively-driven thin-oxide MOS transistor shunt for ESD protection of multiple independent supply busses in a mixed-signal chip
GB2357633A (en) 1999-12-21 2001-06-27 Nokia Mobile Phones Ltd Electrostatic discharge protection for integrated circuits
JP4629826B2 (ja) 2000-02-22 2011-02-09 パナソニック株式会社 半導体集積回路装置
US6385021B1 (en) * 2000-04-10 2002-05-07 Motorola, Inc. Electrostatic discharge (ESD) protection circuit
US6724603B2 (en) * 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
US6756834B1 (en) * 2003-04-29 2004-06-29 Pericom Semiconductor Corp. Direct power-to-ground ESD protection with an electrostatic common-discharge line
JPWO2006011292A1 (ja) * 2004-07-28 2008-05-01 松下電器産業株式会社 半導体装置
US7446990B2 (en) * 2005-02-11 2008-11-04 Freescale Semiconductor, Inc. I/O cell ESD system
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
US20070267748A1 (en) * 2006-05-16 2007-11-22 Tran Tu-Anh N Integrated circuit having pads and input/output (i/o) cells
US7777998B2 (en) 2007-09-10 2010-08-17 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
US8830107B1 (en) * 2013-04-16 2014-09-09 Udo Karthaus Frequency translating analog-to-digital converter

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182621A (en) * 1988-06-14 1993-01-26 Nec Corporation Input protection circuit for analog/digital converting semiconductor
US5272586A (en) * 1991-01-29 1993-12-21 National Semiconductor Corporation Technique for improving ESD immunity
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
US5220443A (en) * 1991-04-29 1993-06-15 Nec Corporation Matrix wiring substrate and active matrix display having non-linear resistance elements for electrostatic discharge protection
JPH05114685A (ja) * 1991-10-23 1993-05-07 Mitsubishi Electric Corp 半導体装置
JPH05299598A (ja) * 1992-04-20 1993-11-12 Hitachi Ltd 半導体装置
JP2677737B2 (ja) * 1992-06-24 1997-11-17 株式会社東芝 半導体装置
JP2830637B2 (ja) * 1992-08-18 1998-12-02 日本電気株式会社 Ｌｏｃ型半導体装置
JP2958202B2 (ja) * 1992-12-01 1999-10-06 シャープ株式会社 半導体装置
JP2972494B2 (ja) * 1993-06-30 1999-11-08 日本電気株式会社 半導体装置
US5521783A (en) * 1993-09-17 1996-05-28 Analog Devices, Inc. Electrostatic discharge protection circuit
US5561577A (en) * 1994-02-02 1996-10-01 Hewlett-Packard Company ESD protection for IC's

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760204B2 (en) 2000-08-30 2004-07-06 Nec Corporation Semiconductor integrated circuit device and method for designing the same

Also Published As

Publication number Publication date
US5751051A (en) 1998-05-12
JPH0936311A (ja) 1997-02-07
KR100194312B1 (ko) 1999-06-15
KR970008550A (ko) 1997-02-24

Similar Documents

Publication Publication Date Title
US10692856B2 (en) Semiconductor integrated circuit device
JP2830783B2 (ja) 半導体装置
JP5341866B2 (ja) 半導体集積回路装置
JP4708716B2 (ja) 半導体集積回路装置、半導体集積回路装置の設計方法
US8431970B2 (en) Integrated circuits with edge-adjacent devices having reactance values
JPS63147357A (ja) 静電気放電保護回路
JP5008840B2 (ja) 半導体装置
JPS58119670A (ja) 半導体装置
US5875086A (en) Semiconductor integrated circuit device equipped with protective system for directly discharging surge voltage from pad to discharge line
US4920398A (en) Semiconductor MIS integrated circuit device
US5019889A (en) Semiconductor integrated circuit device
TWI355016B (ja)
JPH0637136A (ja) 半導体装置
JPH10125801A (ja) 半導体集積回路装置
US6376920B1 (en) Semiconductor chip having a low-noise ground line
JPH0722617A (ja) 半導体集積回路装置の静電気破壊保護回路
JPH09107070A (ja) 半導体集積回路装置
JPH0327566A (ja) サージ保護装置
JP2970826B2 (ja) 保護回路内蔵ｉｃ及び表示装置駆動用ｉｃ
JP2890269B2 (ja) 半導体装置
JP2848674B2 (ja) 半導体集積回路装置
JP3063711B2 (ja) 半導体集積回路
JPH11163247A (ja) 半導体装置およびリードフレーム
JP2634362B2 (ja) 入出力保護回路
KR960002096B1 (ko) 정전 방전 보호 기능을 가지는 반도체 장치

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980825

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080925

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080925

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090925

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090925

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100925

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110925

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120925

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130925

Year of fee payment: 15

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term