JPH0722617A - 半導体集積回路装置の静電気破壊保護回路 - Google Patents
半導体集積回路装置の静電気破壊保護回路Info
- Publication number
- JPH0722617A JPH0722617A JP5152324A JP15232493A JPH0722617A JP H0722617 A JPH0722617 A JP H0722617A JP 5152324 A JP5152324 A JP 5152324A JP 15232493 A JP15232493 A JP 15232493A JP H0722617 A JPH0722617 A JP H0722617A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- potential side
- supply line
- side power
- channel fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 如何なる静電放電状態においても破壊保護が
可能な半導体集積回路装置の静電気破壊保護回路を提供
することを目的とする。 【構成】 ドレイン端子及びソース端子が夫々電源供給
ラインの高電位側及び低電位側に接続されているＮチャ
ネルＦＥＴと、ソース端子及びドレイン端子が夫々電源
供給ラインの高電位側及び低電位側に接続されているＰ
チャネルＦＥＴとからなる一対のＦＥＴを各入出力バッ
ファの間に設ける。
可能な半導体集積回路装置の静電気破壊保護回路を提供
することを目的とする。 【構成】 ドレイン端子及びソース端子が夫々電源供給
ラインの高電位側及び低電位側に接続されているＮチャ
ネルＦＥＴと、ソース端子及びドレイン端子が夫々電源
供給ラインの高電位側及び低電位側に接続されているＰ
チャネルＦＥＴとからなる一対のＦＥＴを各入出力バッ
ファの間に設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の静
電気破壊保護回路に関する。
電気破壊保護回路に関する。
【０００２】
【従来技術】半導体集積回路装置としての集積回路パッ
ケージにおいては、例えば人体等に帯電した静電気が集
積回路パッケージのリードピンを介して放電することに
より、集積回路の破壊を招く。ここで、かかる静電気に
よる破壊を防止すべく、予め集積回路パッケージ内に静
電気破壊保護回路を設けるようにした半導体集積回路装
置が知られている。
ケージにおいては、例えば人体等に帯電した静電気が集
積回路パッケージのリードピンを介して放電することに
より、集積回路の破壊を招く。ここで、かかる静電気に
よる破壊を防止すべく、予め集積回路パッケージ内に静
電気破壊保護回路を設けるようにした半導体集積回路装
置が知られている。
【０００３】図１に、かかる静電気破壊保護回路を備え
た集積回路パッケージの内部構造を示す。図において、
集積回路パッケージ１には、外部装置との入出力信号接
続を行うための複数のリードピン２が設けられており、
さらに、シリコン半導体からなるシリコンチップ３が固
定されている。シリコンチップ３には、集積回路パッケ
ージとしての回路動作を司るための多数の能動回路素子
及び受動回路素子が形成されている回路構成部３０、複
数の入出力バッファ３１及び静電気破壊保護回路３３が
配置されているバッファ領域２０、高電位側電源供給ラ
インとしてのＶｄｄバス３４及び低電位側電源供給ライ
ンとしてのＶｓｓバス３５が夫々形成されている。リー
ドピン２と入出力バッファ３１とは、各々ボンディング
ワイヤ４及びボンディングパッド３２にて接続されてい
る。入出力バッファ３１は、リードピン２、ボンディン
グワイヤ４及びボンディングパッド３２を介して外部装
置から供給される入力信号を所望電圧に変換して回路構
成部３０に供給する。又、回路構成部３０から供給され
た出力信号は、入出力バッファ３１により所望電圧に変
換されてボンディングパッド３２、ボンディングワイヤ
４及びリードピン２を介して外部装置へ出力される。Ｖ
ｄｄバス３４及びＶｓｓバス３５にはＶｄｄパッド及び
Ｖｓｓパッドが夫々設けられている。複数のリードピン
２の内、リードピン２ａから供給された高電位側電源電
圧はＶｄｄパッドを介してＶｄｄバス３４に印加され
る。又、リードピン２ｂから供給された低電位側電源電
圧としてのＧＮＤ電位はＶｓｓパッドを介してＶｓｓバ
ス３５に印加される。かかるＶｄｄバス３４及びＶｓｓ
バス３５により、各入出力バッファ３１及び回路構成部
３０に夫々電源供給がなされる。
た集積回路パッケージの内部構造を示す。図において、
集積回路パッケージ１には、外部装置との入出力信号接
続を行うための複数のリードピン２が設けられており、
さらに、シリコン半導体からなるシリコンチップ３が固
定されている。シリコンチップ３には、集積回路パッケ
ージとしての回路動作を司るための多数の能動回路素子
及び受動回路素子が形成されている回路構成部３０、複
数の入出力バッファ３１及び静電気破壊保護回路３３が
配置されているバッファ領域２０、高電位側電源供給ラ
インとしてのＶｄｄバス３４及び低電位側電源供給ライ
ンとしてのＶｓｓバス３５が夫々形成されている。リー
ドピン２と入出力バッファ３１とは、各々ボンディング
ワイヤ４及びボンディングパッド３２にて接続されてい
る。入出力バッファ３１は、リードピン２、ボンディン
グワイヤ４及びボンディングパッド３２を介して外部装
置から供給される入力信号を所望電圧に変換して回路構
成部３０に供給する。又、回路構成部３０から供給され
た出力信号は、入出力バッファ３１により所望電圧に変
換されてボンディングパッド３２、ボンディングワイヤ
４及びリードピン２を介して外部装置へ出力される。Ｖ
ｄｄバス３４及びＶｓｓバス３５にはＶｄｄパッド及び
Ｖｓｓパッドが夫々設けられている。複数のリードピン
２の内、リードピン２ａから供給された高電位側電源電
圧はＶｄｄパッドを介してＶｄｄバス３４に印加され
る。又、リードピン２ｂから供給された低電位側電源電
圧としてのＧＮＤ電位はＶｓｓパッドを介してＶｓｓバ
ス３５に印加される。かかるＶｄｄバス３４及びＶｓｓ
バス３５により、各入出力バッファ３１及び回路構成部
３０に夫々電源供給がなされる。
【０００４】図の如く、複数の入出力バッファ３１は、
回路構成部３０の周回に敷き詰めて形成されており、静
電気破壊保護回路３３は、この周回中のＶｄｄパッドの
近傍に形成されている。図２に、かかる入出力バッファ
３１及び静電気破壊保護回路３３の構成を示す。
回路構成部３０の周回に敷き詰めて形成されており、静
電気破壊保護回路３３は、この周回中のＶｄｄパッドの
近傍に形成されている。図２に、かかる入出力バッファ
３１及び静電気破壊保護回路３３の構成を示す。
【０００５】図において、入出力バッファ３１は、Ｐチ
ャネルＦＥＴ（Field Effect Transistor）３７及びＮ
チャネルＦＥＴ３８が相補的に接続されており、その共
通接続点にボンディングパッド３２が設けられている。
さらに、かかる共通接続点は、抵抗３９を介して回路構
成部３０に接続されている。静電気破壊保護回路３３
は、そのドレイン端子Ｄ及びソース端子Ｓが夫々Ｖｄｄ
バス３４及びＶｓｓバス３５に接続されているＮチャネ
ルＦＥＴ４０から構成される。このＮチャネルＦＥＴ４
０のゲート端子はＶｓｓバス３５に接続されている。
ャネルＦＥＴ（Field Effect Transistor）３７及びＮ
チャネルＦＥＴ３８が相補的に接続されており、その共
通接続点にボンディングパッド３２が設けられている。
さらに、かかる共通接続点は、抵抗３９を介して回路構
成部３０に接続されている。静電気破壊保護回路３３
は、そのドレイン端子Ｄ及びソース端子Ｓが夫々Ｖｄｄ
バス３４及びＶｓｓバス３５に接続されているＮチャネ
ルＦＥＴ４０から構成される。このＮチャネルＦＥＴ４
０のゲート端子はＶｓｓバス３５に接続されている。
【０００６】上述の如き構成において、静電気の放電に
より、集積回路パッケージ１のリードピン２ａを基準
（ＧＮＤ電位）としてリードピン２ｂに正の過電圧が印
加された場合は、図２におけるＶｄｄバス３４に、かか
る正の過電圧が印加されＶｓｓバス３５にＧＮＤ電位が
印加されることになる。よって、ＮチャネルＦＥＴ４０
のドレイン端子Ｄ（ｎ領域）及びＮチャネルＦＥＴ４０
のバックゲート（ｐ型基板領域）間には、かかるｐ型基
板領域及びｎ領域に対して逆方向に過電圧がかかるので
ブレークダウンが生じる。これにより、瞬時にＮチャネ
ルＦＥＴ４０が導通状態となって、上述の如き正の過電
圧による電流がＶｓｓバス３５に流れ込んで吸収され
る。よって、静電気の放電に応じて発生した正の過電圧
による電流はＶｄｄバス３４又はＶｓｓバス３５を介し
て回路構成部３０に流れ込むことはない。
より、集積回路パッケージ１のリードピン２ａを基準
（ＧＮＤ電位）としてリードピン２ｂに正の過電圧が印
加された場合は、図２におけるＶｄｄバス３４に、かか
る正の過電圧が印加されＶｓｓバス３５にＧＮＤ電位が
印加されることになる。よって、ＮチャネルＦＥＴ４０
のドレイン端子Ｄ（ｎ領域）及びＮチャネルＦＥＴ４０
のバックゲート（ｐ型基板領域）間には、かかるｐ型基
板領域及びｎ領域に対して逆方向に過電圧がかかるので
ブレークダウンが生じる。これにより、瞬時にＮチャネ
ルＦＥＴ４０が導通状態となって、上述の如き正の過電
圧による電流がＶｓｓバス３５に流れ込んで吸収され
る。よって、静電気の放電に応じて発生した正の過電圧
による電流はＶｄｄバス３４又はＶｓｓバス３５を介し
て回路構成部３０に流れ込むことはない。
【０００７】しかしながら、リードピン２ｂを基準（Ｇ
ＮＤ電位）としてリードピン２ａに負の過電圧が印加さ
れた場合は、ＮチャネルＦＥＴ４０のバックゲート（ｐ
型基板領域）及びドレイン端子Ｄ（ｎ領域）間にはシリ
コンチップ３のシリコン基板自体を負に充電することに
よりｐ領域及びｎ領域に対して逆方向の電圧が掛かるこ
とになり、上記と同様にブレークダウンが生じてＮチャ
ネルＦＥＴ４０が導通状態となるが、かかる充電時間の
間に静電放電による過電圧の電流はＶｄｄバス３４又は
Ｖｓｓバス３５を介して回路構成部３０に流れ込んでし
まう。
ＮＤ電位）としてリードピン２ａに負の過電圧が印加さ
れた場合は、ＮチャネルＦＥＴ４０のバックゲート（ｐ
型基板領域）及びドレイン端子Ｄ（ｎ領域）間にはシリ
コンチップ３のシリコン基板自体を負に充電することに
よりｐ領域及びｎ領域に対して逆方向の電圧が掛かるこ
とになり、上記と同様にブレークダウンが生じてＮチャ
ネルＦＥＴ４０が導通状態となるが、かかる充電時間の
間に静電放電による過電圧の電流はＶｄｄバス３４又は
Ｖｓｓバス３５を介して回路構成部３０に流れ込んでし
まう。
【０００８】以上の如く、従来の静電気破壊保護回路に
おいては、Ｖｄｄバス３４を基準（ＧＮＤ電位）として
Ｖｓｓバス３５に負（又は正）の過電圧が印加されるが
如き静電放電が生じた場合には、かかる保護回路が機能
しにくくなり、回路構成部３０が破壊されてしまうとい
う問題があった。
おいては、Ｖｄｄバス３４を基準（ＧＮＤ電位）として
Ｖｓｓバス３５に負（又は正）の過電圧が印加されるが
如き静電放電が生じた場合には、かかる保護回路が機能
しにくくなり、回路構成部３０が破壊されてしまうとい
う問題があった。
【０００９】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、如何なる静電放電状
態においても破壊保護が可能な半導体集積回路装置の静
電気破壊保護回路を提供することを目的とする。
を解決すべくなされたものであり、如何なる静電放電状
態においても破壊保護が可能な半導体集積回路装置の静
電気破壊保護回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明による半導体集積
回路装置の静電気破壊保護回路は、複数の能動回路素子
及び受動回路素子が半導体基板上に形成されている回路
構成部と、前記回路構成部を環状に包囲する導電性の高
電位側電源供給ラインと、前記回路構成部を環状に包囲
する導電性の低電位側電源供給ラインと、複数の入出力
バッファが配置されているバッファ領域とを備えた半導
体集積回路装置の静電気破壊保護回路であって、ドレイ
ン端子及びソース端子が前記高電位側電源供給ライン及
び前記低電位側電源供給ラインに夫々接続されているＮ
チャネルＦＥＴと、ドレイン端子及びソース端子が前記
高電位側電源供給ライン及び前記低電位側電源供給ライ
ンに夫々接続されているＰチャネルＦＥＴとからなる一
対のＦＥＴが前記バッファ領域内に配置されていること
を特徴とする。
回路装置の静電気破壊保護回路は、複数の能動回路素子
及び受動回路素子が半導体基板上に形成されている回路
構成部と、前記回路構成部を環状に包囲する導電性の高
電位側電源供給ラインと、前記回路構成部を環状に包囲
する導電性の低電位側電源供給ラインと、複数の入出力
バッファが配置されているバッファ領域とを備えた半導
体集積回路装置の静電気破壊保護回路であって、ドレイ
ン端子及びソース端子が前記高電位側電源供給ライン及
び前記低電位側電源供給ラインに夫々接続されているＮ
チャネルＦＥＴと、ドレイン端子及びソース端子が前記
高電位側電源供給ライン及び前記低電位側電源供給ライ
ンに夫々接続されているＰチャネルＦＥＴとからなる一
対のＦＥＴが前記バッファ領域内に配置されていること
を特徴とする。
【００１１】
【発明の作用】ドレイン端子及びソース端子が夫々電源
供給ラインの高電位側及び低電位側に接続されているＮ
チャネルＦＥＴと、ドレイン端子及びソース端子が夫々
電源供給ラインの高電位側及び低電位側に接続されてい
るＰチャネルＦＥＴとからなる一対のＦＥＴを各入出力
バッファの間に設ける。
供給ラインの高電位側及び低電位側に接続されているＮ
チャネルＦＥＴと、ドレイン端子及びソース端子が夫々
電源供給ラインの高電位側及び低電位側に接続されてい
るＰチャネルＦＥＴとからなる一対のＦＥＴを各入出力
バッファの間に設ける。
【００１２】
【実施例】図３に、本発明による半導体集積回路装置の
静電気破壊保護回路の構成の一例を示す。図において、
本発明による静電気破壊保護回路５０は、そのドレイン
端子Ｄ及びソース端子Ｓが夫々Ｖｄｄバス３４及びＶｓ
ｓバス３５に接続されているＮチャネルＦＥＴ４０、及
びそのソース端子Ｓ及びドレイン端子Ｄが夫々Ｖｄｄバ
ス３４及びＶｓｓバス３５に接続されているＰチャネル
ＦＥＴ４１から構成される。このＮチャネルＦＥＴ４０
のゲート端子はＶｓｓバス３５に接続されており、Ｐチ
ャネルＦＥＴ４１のゲート端子はＶｄｄバス３４に接続
されている。図の如く、各入出力バッファ３１の間に少
なくとも１組の静電気破壊保護回路５０が夫々敷き詰め
て形成される。
静電気破壊保護回路の構成の一例を示す。図において、
本発明による静電気破壊保護回路５０は、そのドレイン
端子Ｄ及びソース端子Ｓが夫々Ｖｄｄバス３４及びＶｓ
ｓバス３５に接続されているＮチャネルＦＥＴ４０、及
びそのソース端子Ｓ及びドレイン端子Ｄが夫々Ｖｄｄバ
ス３４及びＶｓｓバス３５に接続されているＰチャネル
ＦＥＴ４１から構成される。このＮチャネルＦＥＴ４０
のゲート端子はＶｓｓバス３５に接続されており、Ｐチ
ャネルＦＥＴ４１のゲート端子はＶｄｄバス３４に接続
されている。図の如く、各入出力バッファ３１の間に少
なくとも１組の静電気破壊保護回路５０が夫々敷き詰め
て形成される。
【００１３】図４は、かかる静電気破壊保護回路５０を
Ｐチャネルシリコン基板上に形成した場合の一例を示す
断面図である。かかる構造は、通常のＣＭＯＳ（Comple
mentary Metal Oxide Semiconductor）プロセスにて構
築されるものであるので、かかる構成の実現にあたりプ
ロセスの変更を行う必要はない。尚、かかる実施例にお
いては静電気破壊保護回路５０をＰチャネルシリコン基
板上に形成した例を示したが、Ｎチャネルシリコン基板
上においても同様に形成できることは言うまでもない。
Ｐチャネルシリコン基板上に形成した場合の一例を示す
断面図である。かかる構造は、通常のＣＭＯＳ（Comple
mentary Metal Oxide Semiconductor）プロセスにて構
築されるものであるので、かかる構成の実現にあたりプ
ロセスの変更を行う必要はない。尚、かかる実施例にお
いては静電気破壊保護回路５０をＰチャネルシリコン基
板上に形成した例を示したが、Ｎチャネルシリコン基板
上においても同様に形成できることは言うまでもない。
【００１４】次に、かかる本発明による静電気破壊保護
回路５０の静電気破壊保護動作について説明する。先
ず、静電気の放電により、集積回路パッケージ１の各リ
ードピンの内、リードピン２ｂを基準（ＧＮＤ電位）と
してリードピン２ａに正の過電圧が印加された場合につ
いて、図５を参照しつつ述べる。
回路５０の静電気破壊保護動作について説明する。先
ず、静電気の放電により、集積回路パッケージ１の各リ
ードピンの内、リードピン２ｂを基準（ＧＮＤ電位）と
してリードピン２ａに正の過電圧が印加された場合につ
いて、図５を参照しつつ述べる。
【００１５】この際、図の如く、Ｖｄｄバス３４にＧＮ
Ｄ電位が印加され、Ｖｓｓバス３５に正の過電圧が印加
されることになる。かかる正の過電圧はＰチャネルＦＥ
Ｔ４１のドレイン端子Ｄとしてのｐ領域５４に印加さ
れ、ＰチャネルＦＥＴ４１のゲート端子Ｇ、ｐ領域５
５、ｎ領域５６の夫々にＧＮＤ電位が印加される。よっ
て、ＰチャネルＦＥＴ４１のｐ領域５４と、Ｐチャネル
ＦＥＴ４１のバックゲートに電圧を印加するためのｎ領
域５６との間には順方向の過電圧が掛かることになる。
Ｄ電位が印加され、Ｖｓｓバス３５に正の過電圧が印加
されることになる。かかる正の過電圧はＰチャネルＦＥ
Ｔ４１のドレイン端子Ｄとしてのｐ領域５４に印加さ
れ、ＰチャネルＦＥＴ４１のゲート端子Ｇ、ｐ領域５
５、ｎ領域５６の夫々にＧＮＤ電位が印加される。よっ
て、ＰチャネルＦＥＴ４１のｐ領域５４と、Ｐチャネル
ＦＥＴ４１のバックゲートに電圧を印加するためのｎ領
域５６との間には順方向の過電圧が掛かることになる。
【００１６】この際、ＰチャネルＦＥＴ４１のｐ領域５
４とｎ領域５６とが導通状態となるためにはＮウェルを
充電する必要があるが、かかるＮウェルの容量は微量で
あるため瞬時に充電が終了して導通状態となる。かかる
動作により、Ｖｄｄバス３４及びＶｓｓバス３５が短絡
状態となり、正の過電圧による電流はＶｄｄバス３４に
流れ込んで吸収される。よって、静電気の放電により発
生した正の過電圧の電流が、回路構成部３０に流れ込む
ことはないので回路構成部３０の破壊防止がなされる。
４とｎ領域５６とが導通状態となるためにはＮウェルを
充電する必要があるが、かかるＮウェルの容量は微量で
あるため瞬時に充電が終了して導通状態となる。かかる
動作により、Ｖｄｄバス３４及びＶｓｓバス３５が短絡
状態となり、正の過電圧による電流はＶｄｄバス３４に
流れ込んで吸収される。よって、静電気の放電により発
生した正の過電圧の電流が、回路構成部３０に流れ込む
ことはないので回路構成部３０の破壊防止がなされる。
【００１７】次に、静電気の放電により、集積回路パッ
ケージ１の各リードピンの内、リードピン２ｂを基準
（ＧＮＤ電位）としてリードピン２ａに負の過電圧が印
加された場合について、図６を参照しつつ述べる。この
際、図の如く、Ｖｄｄバス３４にＧＮＤ電位が印加さ
れ、Ｖｓｓバス３５に負の過電圧が印加されることにな
る。かかる負の過電圧はＰチャネルＦＥＴ４１のｐ領域
５４に印加され、ＰチャネルＦＥＴ４１のゲート端子
Ｇ、ｐ領域５５、ｎ領域５６の夫々にＧＮＤ電位が印加
される。よって、ＰチャネルＦＥＴ４１のｐ領域５４と
バックゲート領域（Ｎウェル）との間には逆方向の過電
圧が掛かるのでブレークダウンを起こし、ｐ領域５４と
ｐ領域５５とは瞬時に導通状態となる。かかる動作によ
り、Ｖｄｄバス３４及びＶｓｓバス３５が短絡状態とな
って、負の過電圧による電流はＶｄｄバス３４からＶｓ
ｓバス３５に流れ込んで吸収される。よって、静電気の
放電により発生した負の過電圧の電流が回路構成部３０
に流れ込むことはないので回路構成部３０の破壊防止が
なされるのである。
ケージ１の各リードピンの内、リードピン２ｂを基準
（ＧＮＤ電位）としてリードピン２ａに負の過電圧が印
加された場合について、図６を参照しつつ述べる。この
際、図の如く、Ｖｄｄバス３４にＧＮＤ電位が印加さ
れ、Ｖｓｓバス３５に負の過電圧が印加されることにな
る。かかる負の過電圧はＰチャネルＦＥＴ４１のｐ領域
５４に印加され、ＰチャネルＦＥＴ４１のゲート端子
Ｇ、ｐ領域５５、ｎ領域５６の夫々にＧＮＤ電位が印加
される。よって、ＰチャネルＦＥＴ４１のｐ領域５４と
バックゲート領域（Ｎウェル）との間には逆方向の過電
圧が掛かるのでブレークダウンを起こし、ｐ領域５４と
ｐ領域５５とは瞬時に導通状態となる。かかる動作によ
り、Ｖｄｄバス３４及びＶｓｓバス３５が短絡状態とな
って、負の過電圧による電流はＶｄｄバス３４からＶｓ
ｓバス３５に流れ込んで吸収される。よって、静電気の
放電により発生した負の過電圧の電流が回路構成部３０
に流れ込むことはないので回路構成部３０の破壊防止が
なされるのである。
【００１８】次に、静電気の放電により、集積回路パッ
ケージ１の各リードピンの内、リードピン２ａを基準
（ＧＮＤ電位）として他のリードピン２に正の過電圧が
印加された場合について、図７を参照しつつ述べる。こ
の際、図の如く、Ｖｓｓバス３５にＧＮＤ電位が印加さ
れ、入出力バッファ３１のボンディングパッド３２に正
の過電圧が印加されることになる。
ケージ１の各リードピンの内、リードピン２ａを基準
（ＧＮＤ電位）として他のリードピン２に正の過電圧が
印加された場合について、図７を参照しつつ述べる。こ
の際、図の如く、Ｖｓｓバス３５にＧＮＤ電位が印加さ
れ、入出力バッファ３１のボンディングパッド３２に正
の過電圧が印加されることになる。
【００１９】かかる正の過電圧は、入出力バッファ３１
のＮチャネルＦＥＴ３８のドレイン端子Ｄとしてのｎ領
域７３、及びＰチャネルＦＥＴ３７のドレイン端子Ｄと
してのｐ領域７４に夫々印加される。さらに、Ｎチャネ
ルＦＥＴ３８のバックゲートに電圧を印加するためのｎ
領域７１、ＮチャネルＦＥＴ３８のソース端子Ｓとして
のｎ領域７２、ＮチャネルＦＥＴ４０のゲート端子Ｇ、
ｐ領域５１、ｎ領域５２及びＰチャネルＦＥＴ４１のｐ
領域５４の夫々にＧＮＤ電位が印加される。よって、Ｎ
チャネルＦＥＴ３８のバックゲート領域（ｐ型基板領
域）とｎ領域７３との間には逆方向の過電圧が掛かるの
でブレークダウンを起こして、ｎ領域７２とｎ領域７３
とは瞬時に導通状態となる。かかる動作により、ボンデ
ィングパッド３２から分岐されて供給された正の過電圧
による電流はＶｓｓバス３５に流れ込んで吸収される。
のＮチャネルＦＥＴ３８のドレイン端子Ｄとしてのｎ領
域７３、及びＰチャネルＦＥＴ３７のドレイン端子Ｄと
してのｐ領域７４に夫々印加される。さらに、Ｎチャネ
ルＦＥＴ３８のバックゲートに電圧を印加するためのｎ
領域７１、ＮチャネルＦＥＴ３８のソース端子Ｓとして
のｎ領域７２、ＮチャネルＦＥＴ４０のゲート端子Ｇ、
ｐ領域５１、ｎ領域５２及びＰチャネルＦＥＴ４１のｐ
領域５４の夫々にＧＮＤ電位が印加される。よって、Ｎ
チャネルＦＥＴ３８のバックゲート領域（ｐ型基板領
域）とｎ領域７３との間には逆方向の過電圧が掛かるの
でブレークダウンを起こして、ｎ領域７２とｎ領域７３
とは瞬時に導通状態となる。かかる動作により、ボンデ
ィングパッド３２から分岐されて供給された正の過電圧
による電流はＶｓｓバス３５に流れ込んで吸収される。
【００２０】一方、この際、ＰチャネルＦＥＴ３７のｐ
領域７４とバックゲート領域（Ｎウェル）との間には順
方向の過電圧が掛かることになる。よって、ボンディン
グパッド３２から分岐されて供給された正の過電圧によ
る電流の一部は、ＰチャネルＦＥＴ３７のＮウェルを充
電しつつｎ領域７６を介してＶｄｄバス３４に流れ込
む。これにより、ＮチャネルＦＥＴ４０のバックゲート
領域（ｐ型基板領域）とｎ領域５３との間には逆方向の
過電圧が掛かるのでブレークダウンを起こして、ｎ領域
５２とｎ領域５３とは瞬時に導通状態となる。かかる動
作により、ボンディングパッド３２から分岐されて供給
された正の過電圧による電流はＶｄｄバス３４からＶｓ
ｓバス３５に流れ込んで吸収される。
領域７４とバックゲート領域（Ｎウェル）との間には順
方向の過電圧が掛かることになる。よって、ボンディン
グパッド３２から分岐されて供給された正の過電圧によ
る電流の一部は、ＰチャネルＦＥＴ３７のＮウェルを充
電しつつｎ領域７６を介してＶｄｄバス３４に流れ込
む。これにより、ＮチャネルＦＥＴ４０のバックゲート
領域（ｐ型基板領域）とｎ領域５３との間には逆方向の
過電圧が掛かるのでブレークダウンを起こして、ｎ領域
５２とｎ領域５３とは瞬時に導通状態となる。かかる動
作により、ボンディングパッド３２から分岐されて供給
された正の過電圧による電流はＶｄｄバス３４からＶｓ
ｓバス３５に流れ込んで吸収される。
【００２１】これと同時に、Ｖｄｄバス３４上の電流の
一部はＰチャネルＦＥＴ４１のｎ領域５６に供給され、
ＰチャネルＦＥＴ４１のＮウェルの充電のために消費さ
れる。従って、静電気の放電によりボンディングパッド
３２に印加された正の過電圧による電流は、入出力バッ
ファ３１のＮチャネルＦＥＴ３８及び静電気破壊保護回
路５０のＮチャネルＦＥＴ４０により分岐してＶｓｓバ
ス３５に流れ込んで吸収され、さらに、その一部はＰチ
ャネルＦＥＴ４１により消費される。よって、入出力バ
ッファ３１のＮチャネルＦＥＴ３８の負担を軽減させつ
つ静電気破壊保護が可能となる。さらに、図３の如く、
かかる静電気破壊保護回路５０を各入出力バッファ３１
の間に少なくとも１組設ける構成としているので、Ｖｄ
ｄバス３４及びＶｓｓバス３５の遅延の影響を受けず
に、瞬時に静電気放電による過電圧を終息させることが
出来るのである。
一部はＰチャネルＦＥＴ４１のｎ領域５６に供給され、
ＰチャネルＦＥＴ４１のＮウェルの充電のために消費さ
れる。従って、静電気の放電によりボンディングパッド
３２に印加された正の過電圧による電流は、入出力バッ
ファ３１のＮチャネルＦＥＴ３８及び静電気破壊保護回
路５０のＮチャネルＦＥＴ４０により分岐してＶｓｓバ
ス３５に流れ込んで吸収され、さらに、その一部はＰチ
ャネルＦＥＴ４１により消費される。よって、入出力バ
ッファ３１のＮチャネルＦＥＴ３８の負担を軽減させつ
つ静電気破壊保護が可能となる。さらに、図３の如く、
かかる静電気破壊保護回路５０を各入出力バッファ３１
の間に少なくとも１組設ける構成としているので、Ｖｄ
ｄバス３４及びＶｓｓバス３５の遅延の影響を受けず
に、瞬時に静電気放電による過電圧を終息させることが
出来るのである。
【００２２】尚、上記実施例において、複数の入出力バ
ッファ３１及び静電気破壊保護回路５０が配置されてい
るバッファ領域２０は、図１の如く、Ｖｄｄバス３４及
びＶｓｓバス３５に挟まれた区域に設けられているが、
図８の如く、Ｖｓｓバス３５の外周に設けられていても
良い。要するに、かかるバッファ領域２０内の静電気破
壊保護回路５０が、Ｖｄｄバス３４及びＶｓｓバス３５
の近傍に設けられていれば良いのである。
ッファ３１及び静電気破壊保護回路５０が配置されてい
るバッファ領域２０は、図１の如く、Ｖｄｄバス３４及
びＶｓｓバス３５に挟まれた区域に設けられているが、
図８の如く、Ｖｓｓバス３５の外周に設けられていても
良い。要するに、かかるバッファ領域２０内の静電気破
壊保護回路５０が、Ｖｄｄバス３４及びＶｓｓバス３５
の近傍に設けられていれば良いのである。
【００２３】
【発明の効果】上記したことから明らかな如く、本発明
による半導体集積回路装置の静電気破壊保護回路におい
ては、そのドレイン端子及びソース端子が夫々電源供給
ラインの高電位側及び低電位側に接続されているＮチャ
ネルＦＥＴと、かかるＮチャネルＦＥＴと同様にそのソ
ース端子及びドレイン端子が夫々電源供給ラインの高電
位側及び低電位側に接続されているＰチャネルＦＥＴと
からなる一対のＦＥＴを各入出力バッファの間に設ける
構成としている。
による半導体集積回路装置の静電気破壊保護回路におい
ては、そのドレイン端子及びソース端子が夫々電源供給
ラインの高電位側及び低電位側に接続されているＮチャ
ネルＦＥＴと、かかるＮチャネルＦＥＴと同様にそのソ
ース端子及びドレイン端子が夫々電源供給ラインの高電
位側及び低電位側に接続されているＰチャネルＦＥＴと
からなる一対のＦＥＴを各入出力バッファの間に設ける
構成としている。
【００２４】よって、静電気の放電により発生した過電
圧が電源供給ラインの高電位側を基準（ＧＮＤ電位）と
して印加された場合は、かかる静電気破壊保護回路にお
けるＰチャネルＦＥＴが動作してこの過電圧を吸収し、
静電気の放電により発生した過電圧が電源供給ラインの
低電位側を基準（ＧＮＤ電位）として印加された場合
は、ＮチャネルＦＥＴが動作してこの過電圧を吸収出来
るので、如何なる静電放電状態においても破壊保護が可
能となる。
圧が電源供給ラインの高電位側を基準（ＧＮＤ電位）と
して印加された場合は、かかる静電気破壊保護回路にお
けるＰチャネルＦＥＴが動作してこの過電圧を吸収し、
静電気の放電により発生した過電圧が電源供給ラインの
低電位側を基準（ＧＮＤ電位）として印加された場合
は、ＮチャネルＦＥＴが動作してこの過電圧を吸収出来
るので、如何なる静電放電状態においても破壊保護が可
能となる。
【図１】集積回路パッケージの内部構造を示す図であ
る。
る。
【図２】従来の静電気破壊保護回路を示す図である。
【図３】本発明による静電気破壊保護回路を示す図であ
る。
る。
【図４】本発明による静電気破壊保護回路のシリコン構
造の断面を示す図である。
造の断面を示す図である。
【図５】本発明による静電気破壊保護回路の動作を説明
する図である。
する図である。
【図６】本発明による静電気破壊保護回路の動作を説明
する図である。
する図である。
【図７】本発明による静電気破壊保護回路の動作を説明
する図である。
する図である。
【図８】集積回路パッケージの他の実施例による内部構
造を示す図である。
造を示す図である。
４０ ＮチャネルＦＥＴ ４１ ＰチャネルＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 望 東京都港区南麻布３丁目20番１号日本モト ローラ株式会社内
Claims (4)
- 【請求項１】 複数の能動回路素子及び受動回路素子が
半導体基板上に形成されている回路構成部と、前記回路
構成部を環状に包囲する導電性の高電位側電源供給ライ
ンと、前記回路構成部を環状に包囲する導電性の低電位
側電源供給ラインと、複数の入出力バッファが配置され
ているバッファ領域とを備えた半導体集積回路装置の静
電気破壊保護回路であって、 ドレイン端子及びソース端子が前記高電位側電源供給ラ
イン及び前記低電位側電源供給ラインに夫々接続されて
いるＮチャネルＦＥＴと、ドレイン端子及びソース端子
が前記高電位側電源供給ライン及び前記低電位側電源供
給ラインに夫々接続されているＰチャネルＦＥＴとから
なる一対のＦＥＴが前記バッファ領域内に配置されてい
ることを特徴とする半導体集積回路装置の静電気破壊保
護回路。 - 【請求項２】 前記一対のＦＥＴは前記入出力バッファ
の各々の間に少なくとも１組ずつ配置されていることを
特徴とする請求項１記載の半導体集積回路装置の静電気
破壊保護回路。 - 【請求項３】 前記バッファ領域は前記高電位側電源供
給ラインと前記低電位側電源供給ラインとに挟まれた区
域内に設けられていることを特徴とする請求項１記載の
半導体集積回路装置の静電気破壊保護回路。 - 【請求項４】 前記バッファ領域は前記高電位側電源供
給ライン及び前記低電位側電源供給ラインの近傍に設け
られていることを特徴とする請求項１記載の半導体集積
回路装置の静電気破壊保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152324A JPH0722617A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路装置の静電気破壊保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152324A JPH0722617A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路装置の静電気破壊保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722617A true JPH0722617A (ja) | 1995-01-24 |
Family
ID=15538044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5152324A Pending JPH0722617A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路装置の静電気破壊保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722617A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107628A (en) * | 1998-06-03 | 2000-08-22 | Battelle Memorial Institute | Method and apparatus for directing ions and other charged particles generated at near atmospheric pressures into a region under vacuum |
| US6518608B1 (en) | 1999-10-25 | 2003-02-11 | Rohm Co., Ltd. | Semiconductor integrated circuit device with enhanced protection from electrostatic breakdown |
| KR100470183B1 (ko) * | 1997-08-30 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의정전기보호회로 |
| US6927956B1 (en) | 1999-07-28 | 2005-08-09 | Rohm Co., Ltd. | Semiconductor integrated circuit device with enhanced resistance to electrostatic breakdown |
| JP2006032543A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体集積回路装置 |
| CN1309079C (zh) * | 2003-07-24 | 2007-04-04 | 松下电器产业株式会社 | 半导体集成电路装置 |
| US7295411B2 (en) | 2003-08-19 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US7876302B2 (en) | 2004-07-26 | 2011-01-25 | Seiko Epson Corporation | Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device |
| JP2011054699A (ja) * | 2009-09-01 | 2011-03-17 | Toshiba Corp | 半導体集積回路 |
-
1993
- 1993-06-23 JP JP5152324A patent/JPH0722617A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470183B1 (ko) * | 1997-08-30 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체소자의정전기보호회로 |
| US6107628A (en) * | 1998-06-03 | 2000-08-22 | Battelle Memorial Institute | Method and apparatus for directing ions and other charged particles generated at near atmospheric pressures into a region under vacuum |
| US6927956B1 (en) | 1999-07-28 | 2005-08-09 | Rohm Co., Ltd. | Semiconductor integrated circuit device with enhanced resistance to electrostatic breakdown |
| US6972938B2 (en) | 1999-07-28 | 2005-12-06 | Rohm Co., Ltd. | Semiconductor integrated circuit device with enhanced resistance to electrostatic breakdown |
| US7154720B2 (en) | 1999-07-28 | 2006-12-26 | Rohm Co., Ltd. | Semiconductor integrated circuit device with enhanced resistance to electrostatic breakdown |
| US6518608B1 (en) | 1999-10-25 | 2003-02-11 | Rohm Co., Ltd. | Semiconductor integrated circuit device with enhanced protection from electrostatic breakdown |
| CN1309079C (zh) * | 2003-07-24 | 2007-04-04 | 松下电器产业株式会社 | 半导体集成电路装置 |
| US7280328B2 (en) | 2003-07-24 | 2007-10-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US7295411B2 (en) | 2003-08-19 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| JP2006032543A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体集積回路装置 |
| US7876302B2 (en) | 2004-07-26 | 2011-01-25 | Seiko Epson Corporation | Driving circuit for electro-optical panel and driving method thereof, electro-optical device, and electronic apparatus having electro-optical device |
| JP2011054699A (ja) * | 2009-09-01 | 2011-03-17 | Toshiba Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3258866B2 (ja) | 集積回路 | |
| US6927957B1 (en) | Electrostatic discharge clamp | |
| JPH09134997A (ja) | 半導体素子における静電放電保護装置 | |
| JPH06163824A (ja) | 半導体集積回路 | |
| US5635860A (en) | Overvoltage-tolerant self-biasing CMOS output buffer | |
| JP2878587B2 (ja) | 半導体装置 | |
| JP2830783B2 (ja) | 半導体装置 | |
| US10454269B2 (en) | Dynamically triggered electrostatic discharge cell | |
| JPH0722617A (ja) | 半導体集積回路装置の静電気破壊保護回路 | |
| JP2589938B2 (ja) | 半導体集積回路装置の静電破壊保護回路 | |
| US6191633B1 (en) | Semiconductor integrated circuit with protection circuit against electrostatic discharge | |
| US5705941A (en) | Output driver for use in semiconductor integrated circuit | |
| JP3270364B2 (ja) | 静電保護回路 | |
| JP2806532B2 (ja) | 半導体集積回路装置 | |
| US5598313A (en) | Electrostatic discharge suppression circuit for integrated circuit chips | |
| JP3161600B2 (ja) | 半導体集積回路 | |
| JP3327060B2 (ja) | 半導体回路装置 | |
| JPH0379120A (ja) | 入力保護回路 | |
| JP2839624B2 (ja) | 半導体集積回路 | |
| JP3301278B2 (ja) | サージ保護回路 | |
| JPH0494568A (ja) | 半導体集積回路装置 | |
| JPH07235604A (ja) | 半導体装置 | |
| JP2752680B2 (ja) | 半導体集積回路装置の過電圧吸収回路 | |
| JPH1117117A (ja) | Ｅｓｄ保護回路 | |
| JPH04213869A (ja) | 集積回路の端子保護用回路装置 |