JP2589938B2 - 半導体集積回路装置の静電破壊保護回路 - Google Patents
半導体集積回路装置の静電破壊保護回路Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の静
電破壊保護回路に関する。
電破壊保護回路に関する。
【０００２】
【従来技術】半導体集積回路装置としての集積回路パッ
ケージにおいては、例えば人体等に帯電した静電気が集
積回路パッケージのリードピンを介して放電することに
より、集積回路の破壊を招く。ここで、かかる静電気に
よる破壊を防止すべく、予め集積回路パッケージ内のシ
リコンチップ上に静電破壊保護回路を設けるようにした
半導体集積回路装置が知られている。
ケージにおいては、例えば人体等に帯電した静電気が集
積回路パッケージのリードピンを介して放電することに
より、集積回路の破壊を招く。ここで、かかる静電気に
よる破壊を防止すべく、予め集積回路パッケージ内のシ
リコンチップ上に静電破壊保護回路を設けるようにした
半導体集積回路装置が知られている。
【０００３】図１に、かかるシリコンチップ上に形成さ
れている静電破壊保護回路２を示す。図において、静電
破壊保護回路２は、シリコンチップに形成されている回
路構成部（図示せず）に電源給電を行うＶｄｄバスライ
ン３及びＧＮＤ（接地）バスライン４の間に形成されて
いる。Ｖｄｄバスライン３は、集積回路パッケージのＶ
ｄｄリードピンから、ワイヤーＷ及びパッドＰｄを介し
て外部からの電源供給を受ける構成となっている。静電
破壊保護回路２は、そのパッドＰｄの近傍に形成され
る。
れている静電破壊保護回路２を示す。図において、静電
破壊保護回路２は、シリコンチップに形成されている回
路構成部（図示せず）に電源給電を行うＶｄｄバスライ
ン３及びＧＮＤ（接地）バスライン４の間に形成されて
いる。Ｖｄｄバスライン３は、集積回路パッケージのＶ
ｄｄリードピンから、ワイヤーＷ及びパッドＰｄを介し
て外部からの電源供給を受ける構成となっている。静電
破壊保護回路２は、そのパッドＰｄの近傍に形成され
る。
【０００４】かかる静電破壊保護回路２は、Ｎチャネル
ＦＥＴ（field effect transistor）２１から構成され
ている。ＮチャネルＦＥＴ２１のドレイン端子Ｄ及びソ
ース端子Ｓは、夫々Ｖｄｄバスライン３及びＧＮＤバス
ライン４に接続されており、ゲート端子はソース端子Ｓ
に接続されている。かかる構成において、静電放電によ
り、集積回路パッケージのリードピンを介してＶｄｄバ
スライン３及びＧＮＤバスライン４の間に過電圧が印加
されると、ＮチャネルＦＥＴ２１のドレイン端子Ｄ及び
ソース端子Ｓ間に上述の過電圧がかかり、ＮチャネルＦ
ＥＴ２１はブレークダウン状態となる。これにより、瞬
時にＮチャネルＦＥＴ２１が導通状態となってＶｄｄバ
スライン３とＧＮＤバスライン４とがショートする。従
って、かかる過電圧による電流は、Ｖｄｄバスライン３
〜ＮチャネルＦＥＴ２１〜ＧＮＤバスライン４なる経路
にて吸収され、この過電圧による電流が回路構成部に流
れ込むことが防止される。
ＦＥＴ（field effect transistor）２１から構成され
ている。ＮチャネルＦＥＴ２１のドレイン端子Ｄ及びソ
ース端子Ｓは、夫々Ｖｄｄバスライン３及びＧＮＤバス
ライン４に接続されており、ゲート端子はソース端子Ｓ
に接続されている。かかる構成において、静電放電によ
り、集積回路パッケージのリードピンを介してＶｄｄバ
スライン３及びＧＮＤバスライン４の間に過電圧が印加
されると、ＮチャネルＦＥＴ２１のドレイン端子Ｄ及び
ソース端子Ｓ間に上述の過電圧がかかり、ＮチャネルＦ
ＥＴ２１はブレークダウン状態となる。これにより、瞬
時にＮチャネルＦＥＴ２１が導通状態となってＶｄｄバ
スライン３とＧＮＤバスライン４とがショートする。従
って、かかる過電圧による電流は、Ｖｄｄバスライン３
〜ＮチャネルＦＥＴ２１〜ＧＮＤバスライン４なる経路
にて吸収され、この過電圧による電流が回路構成部に流
れ込むことが防止される。
【０００５】上述においては、単一電源（Ｖｄｄ）にて
駆動する集積回路に適用した場合における静電破壊保護
回路の動作を説明したが、以下に、互いに異なる電圧の
複数電源にて駆動する集積回路に適用した場合における
静電破壊保護回路の動作について説明する。図２は、互
いに異なる２種類の電源電圧Ｖｄｄ１及びＶｄｄ２にて
駆動する集積回路に適用された静電破壊保護回路の構成
を示すものである。
駆動する集積回路に適用した場合における静電破壊保護
回路の動作を説明したが、以下に、互いに異なる電圧の
複数電源にて駆動する集積回路に適用した場合における
静電破壊保護回路の動作について説明する。図２は、互
いに異なる２種類の電源電圧Ｖｄｄ１及びＶｄｄ２にて
駆動する集積回路に適用された静電破壊保護回路の構成
を示すものである。
【０００６】図において、Ｖｄｄ１バスライン７は、集
積回路パッケージのＶｄｄ１リードピンからワイヤーＷ
及びパッドＰｄを介して、第１の電源電圧Ｖｄｄ１の電
源供給を受ける。一方、Ｖｄｄ２バスライン８は、集積
回路パッケージのＶｄｄ２リードピンからワイヤーＷ及
びパッドＰｄを介して、第２の電源電圧Ｖｄｄ２の電源
供給を受ける。静電破壊保護回路２ａは、ＮチャネルＦ
ＥＴ２１及び２２から構成されている。ＮチャネルＦＥ
Ｔ２１のドレイン端子Ｄ及びソース端子Ｓは、Ｖｄｄ１
バスライン７及びＧＮＤバスライン４に夫々接続されて
おり、そのゲート端子はソース端子Ｓに接続されてい
る。一方、ＮチャネルＦＥＴ２２のドレイン端子Ｄ及び
ソース端子Ｓは、Ｖｄｄ２バスライン８及びＧＮＤバス
ライン４に夫々接続されており、そのゲート端子はソー
ス端子Ｓに接続されている。
積回路パッケージのＶｄｄ１リードピンからワイヤーＷ
及びパッドＰｄを介して、第１の電源電圧Ｖｄｄ１の電
源供給を受ける。一方、Ｖｄｄ２バスライン８は、集積
回路パッケージのＶｄｄ２リードピンからワイヤーＷ及
びパッドＰｄを介して、第２の電源電圧Ｖｄｄ２の電源
供給を受ける。静電破壊保護回路２ａは、ＮチャネルＦ
ＥＴ２１及び２２から構成されている。ＮチャネルＦＥ
Ｔ２１のドレイン端子Ｄ及びソース端子Ｓは、Ｖｄｄ１
バスライン７及びＧＮＤバスライン４に夫々接続されて
おり、そのゲート端子はソース端子Ｓに接続されてい
る。一方、ＮチャネルＦＥＴ２２のドレイン端子Ｄ及び
ソース端子Ｓは、Ｖｄｄ２バスライン８及びＧＮＤバス
ライン４に夫々接続されており、そのゲート端子はソー
ス端子Ｓに接続されている。
【０００７】かかる構成において、静電放電により、Ｖ
ｄｄ１バスライン７及びＧＮＤバスライン４の間に過電
圧が印加されると、静電破壊保護回路２ａのＮチャネル
ＦＥＴ２１がブレークダウン状態となる。これにより、
瞬時にＮチャネルＦＥＴ２１が導通状態となってＶｄｄ
１バスライン７とＧＮＤバスライン４とをショートす
る。従って、かかる過電圧による電流は、Ｖｄｄ１バス
ライン７〜ＮチャネルＦＥＴ２１〜ＧＮＤバスライン４
なる経路にて吸収されるので、この過電圧による電流が
回路構成部に流れ込むことを防止できる。一方、静電放
電により、Ｖｄｄ２バスライン８及びＧＮＤバスライン
４の間に過電圧が印加されると、静電破壊保護回路２ａ
のＮチャネルＦＥＴ２２がブレークダウン状態となる。
これにより、瞬時にＮチャネルＦＥＴ２２が導通状態と
なってＶｄｄ２バスライン８とＧＮＤバスライン４とを
ショートする。従って、かかる過電圧による電流は、Ｖ
ｄｄ２バスライン８〜ＮチャネルＦＥＴ２２〜ＧＮＤバ
スライン４なる経路にて吸収されるので、この過電圧に
よる電流が回路構成部に流れ込むことを防止できる。
ｄｄ１バスライン７及びＧＮＤバスライン４の間に過電
圧が印加されると、静電破壊保護回路２ａのＮチャネル
ＦＥＴ２１がブレークダウン状態となる。これにより、
瞬時にＮチャネルＦＥＴ２１が導通状態となってＶｄｄ
１バスライン７とＧＮＤバスライン４とをショートす
る。従って、かかる過電圧による電流は、Ｖｄｄ１バス
ライン７〜ＮチャネルＦＥＴ２１〜ＧＮＤバスライン４
なる経路にて吸収されるので、この過電圧による電流が
回路構成部に流れ込むことを防止できる。一方、静電放
電により、Ｖｄｄ２バスライン８及びＧＮＤバスライン
４の間に過電圧が印加されると、静電破壊保護回路２ａ
のＮチャネルＦＥＴ２２がブレークダウン状態となる。
これにより、瞬時にＮチャネルＦＥＴ２２が導通状態と
なってＶｄｄ２バスライン８とＧＮＤバスライン４とを
ショートする。従って、かかる過電圧による電流は、Ｖ
ｄｄ２バスライン８〜ＮチャネルＦＥＴ２２〜ＧＮＤバ
スライン４なる経路にて吸収されるので、この過電圧に
よる電流が回路構成部に流れ込むことを防止できる。
【０００８】又、静電放電により、Ｖｄｄ１バスライン
７及びＶｄｄ２バスライン８間に過電圧が印加される
と、静電破壊保護回路２ａのＮチャネルＦＥＴ２１及び
２２の内、電位の高いＦＥＴがブレークダウン状態とな
り、電位の低いＦＥＴが寄生のダイオードの順方向とな
る。これにより、ＮチャネルＦＥＴ２１及び２２が共に
導通状態となって、Ｖｄｄ１バスライン７とＧＮＤバス
ライン４、及びＶｄｄ２バスライン８とＧＮＤバスライ
ン４とを夫々ショートする。これにより、上述の如き過
電圧による電流は、Ｖｄｄ１バスライン７〜Ｎチャネル
ＦＥＴ２１〜ＧＮＤバスライン４〜ＮチャネルＦＥＴ２
２〜Ｖｄｄ２バスライン８なる経路を流れる。
７及びＶｄｄ２バスライン８間に過電圧が印加される
と、静電破壊保護回路２ａのＮチャネルＦＥＴ２１及び
２２の内、電位の高いＦＥＴがブレークダウン状態とな
り、電位の低いＦＥＴが寄生のダイオードの順方向とな
る。これにより、ＮチャネルＦＥＴ２１及び２２が共に
導通状態となって、Ｖｄｄ１バスライン７とＧＮＤバス
ライン４、及びＶｄｄ２バスライン８とＧＮＤバスライ
ン４とを夫々ショートする。これにより、上述の如き過
電圧による電流は、Ｖｄｄ１バスライン７〜Ｎチャネル
ＦＥＴ２１〜ＧＮＤバスライン４〜ＮチャネルＦＥＴ２
２〜Ｖｄｄ２バスライン８なる経路を流れる。
【０００９】しかしながら、この際、静電放電の過電圧
による電流は、一旦、ＧＮＤバスライン４の区間（Ｐ）
に流れ込むことになるので、このＧＮＤバスライン４に
おける区間（Ｐ）上に接続されている回路構成部（図示
せず）には、かかる静電放電の過電圧による電流が流れ
込んでしまい、素子を破壊してしまう場合が生じるとい
う問題が発生した。
による電流は、一旦、ＧＮＤバスライン４の区間（Ｐ）
に流れ込むことになるので、このＧＮＤバスライン４に
おける区間（Ｐ）上に接続されている回路構成部（図示
せず）には、かかる静電放電の過電圧による電流が流れ
込んでしまい、素子を破壊してしまう場合が生じるとい
う問題が発生した。
【００１０】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、互いに異なる電圧の
複数電源にて駆動する集積回路に対して静電破壊保護が
可能な半導体集積回路装置の静電破壊保護回路を提供す
ることを目的とする。
を解決すべくなされたものであり、互いに異なる電圧の
複数電源にて駆動する集積回路に対して静電破壊保護が
可能な半導体集積回路装置の静電破壊保護回路を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明による半導体集積
回路装置の静電破壊保護回路は、互いに異なる電源電圧
を供給する複数の電源ラインと、ＧＮＤラインとを備え
た半導体集積回路装置の静電破壊保護回路であって、２
つの被制御端子が夫々前記電源ラインの各々及び前記Ｇ
ＮＤラインに接続されていて、制御端子が前記被制御端
子のいずれか一方に接続されている第１及び第２トラン
ジスタと、被制御端子が前記電源ラインの各々に接続さ
れていてかつ制御端子に非導通電圧が印加されている第
３トランジスタとを有する。
回路装置の静電破壊保護回路は、互いに異なる電源電圧
を供給する複数の電源ラインと、ＧＮＤラインとを備え
た半導体集積回路装置の静電破壊保護回路であって、２
つの被制御端子が夫々前記電源ラインの各々及び前記Ｇ
ＮＤラインに接続されていて、制御端子が前記被制御端
子のいずれか一方に接続されている第１及び第２トラン
ジスタと、被制御端子が前記電源ラインの各々に接続さ
れていてかつ制御端子に非導通電圧が印加されている第
３トランジスタとを有する。
【００１２】
【発明の作用】２つの被制御端子が夫々電源ラインの各
々及びＧＮＤラインに接続されていて、制御端子が前記
被制御端子のいずれか一方に接続されているトランジス
タは、上記電源ラインの各々及びＧＮＤライン間に高電
圧が印加された場合に上記被制御端子間を導通して、被
制御端子が上記電源ラインの各々に接続されていてかつ
制御端子に非導通電圧が印加されているトランジスタ
は、上記電源ラインの各々の間に高電圧が印加された場
合に上記被制御端子間を導通する。
々及びＧＮＤラインに接続されていて、制御端子が前記
被制御端子のいずれか一方に接続されているトランジス
タは、上記電源ラインの各々及びＧＮＤライン間に高電
圧が印加された場合に上記被制御端子間を導通して、被
制御端子が上記電源ラインの各々に接続されていてかつ
制御端子に非導通電圧が印加されているトランジスタ
は、上記電源ラインの各々の間に高電圧が印加された場
合に上記被制御端子間を導通する。
【００１３】
【実施例】図３に、本発明による半導体集積回路装置の
静電破壊保護回路の構成の一例を示す。Ｖｄｄ１バスラ
イン７は、集積回路パッケージのＶｄｄ１リードピンか
らワイヤーＷ及びパッドＰｄを介して、第１の電源電圧
Ｖｄｄ１の電源供給を受ける。一方、Ｖｄｄ２バスライ
ン８は、集積回路パッケージのＶｄｄ２リードピンから
ワイヤーＷ及びパッドＰｄを介して、第２の電源電圧Ｖ
ｄｄ２の電源供給を受ける。本発明による静電破壊保護
回路３０は、図の如く、ＮチャネルＦＥＴ２１及び２
２、更にＮチャネルＦＥＴ２３から構成されている。Ｎ
チャネルＦＥＴ２１のドレイン端子Ｄ及びソース端子Ｓ
はＶｄｄ１バスライン７及びＧＮＤバスライン４に夫々
接続されており、そのゲート端子はソース端子Ｓに接続
されている。一方、ＮチャネルＦＥＴ２２のドレイン端
子Ｄ及びソース端子ＳはＶｄｄ２バスライン８及びＧＮ
Ｄバスライン４に夫々接続されており、そのゲート端子
はソース端子Ｓに接続されている。ＮチャネルＦＥＴ２
３のドレイン端子Ｄ（又はソース端子Ｓ）はＮチャネル
ＦＥＴ２１のドレイン端子Ｄに接続されており、Ｎチャ
ネルＦＥＴ２３のソース端子Ｓ（又はドレイン端子Ｄ）
はＮチャネルＦＥＴ２２のドレイン端子Ｄに接続されて
いる。このＮチャネルＦＥＴ２３のゲート端子及びバッ
クゲートにはＧＮＤバスライン４が接続されている。
静電破壊保護回路の構成の一例を示す。Ｖｄｄ１バスラ
イン７は、集積回路パッケージのＶｄｄ１リードピンか
らワイヤーＷ及びパッドＰｄを介して、第１の電源電圧
Ｖｄｄ１の電源供給を受ける。一方、Ｖｄｄ２バスライ
ン８は、集積回路パッケージのＶｄｄ２リードピンから
ワイヤーＷ及びパッドＰｄを介して、第２の電源電圧Ｖ
ｄｄ２の電源供給を受ける。本発明による静電破壊保護
回路３０は、図の如く、ＮチャネルＦＥＴ２１及び２
２、更にＮチャネルＦＥＴ２３から構成されている。Ｎ
チャネルＦＥＴ２１のドレイン端子Ｄ及びソース端子Ｓ
はＶｄｄ１バスライン７及びＧＮＤバスライン４に夫々
接続されており、そのゲート端子はソース端子Ｓに接続
されている。一方、ＮチャネルＦＥＴ２２のドレイン端
子Ｄ及びソース端子ＳはＶｄｄ２バスライン８及びＧＮ
Ｄバスライン４に夫々接続されており、そのゲート端子
はソース端子Ｓに接続されている。ＮチャネルＦＥＴ２
３のドレイン端子Ｄ（又はソース端子Ｓ）はＮチャネル
ＦＥＴ２１のドレイン端子Ｄに接続されており、Ｎチャ
ネルＦＥＴ２３のソース端子Ｓ（又はドレイン端子Ｄ）
はＮチャネルＦＥＴ２２のドレイン端子Ｄに接続されて
いる。このＮチャネルＦＥＴ２３のゲート端子及びバッ
クゲートにはＧＮＤバスライン４が接続されている。
【００１４】次に、以上の如き構成における動作につい
て説明する。先ず、通常使用時、すなわち集積回路パッ
ケージが外部装置と接続されており、かつ、この集積回
路パッケージが電源供給（Ｖｄｄ１及びＶｄｄ２）を受
けている場合について説明する。この際、ＮチャネルＦ
ＥＴ２１及び２２の夫々のゲート端子には、ソース端子
Ｓを介してＧＮＤ電位が印加されているので、Ｎチャネ
ルＦＥＴ２１及び２２は共にオフ状態となっている。
又、この際、ＮチャネルＦＥＴ２３のゲート端子にも直
接ＧＮＤ電位が印加されているので、かかるＮチャネル
ＦＥＴ２３もオフ状態となっている。よって、Ｖｄｄ１
バスライン７、Ｖｄｄ２バスライン８及びＧＮＤバスラ
イン４の各々は互いに絶縁されている状態である。
て説明する。先ず、通常使用時、すなわち集積回路パッ
ケージが外部装置と接続されており、かつ、この集積回
路パッケージが電源供給（Ｖｄｄ１及びＶｄｄ２）を受
けている場合について説明する。この際、ＮチャネルＦ
ＥＴ２１及び２２の夫々のゲート端子には、ソース端子
Ｓを介してＧＮＤ電位が印加されているので、Ｎチャネ
ルＦＥＴ２１及び２２は共にオフ状態となっている。
又、この際、ＮチャネルＦＥＴ２３のゲート端子にも直
接ＧＮＤ電位が印加されているので、かかるＮチャネル
ＦＥＴ２３もオフ状態となっている。よって、Ｖｄｄ１
バスライン７、Ｖｄｄ２バスライン８及びＧＮＤバスラ
イン４の各々は互いに絶縁されている状態である。
【００１５】次に、集積回路パッケージがフローティン
グ状態（集積回路パッケージのリードピンが何物にも接
続されていない状態）について説明する。先ず、静電放
電の影響によりＶｄｄ１バスライン７−ＧＮＤバスライ
ン４間に過電圧が印加されると、かかる過電圧の影響に
より、ＮチャネルＦＥＴ２１がブレークダウン状態とな
る。これにより、瞬時にＮチャネルＦＥＴ２１が導通状
態となってＶｄｄ１バスライン７とＧＮＤバスライン４
とがショートする。よって、かかる過電圧による電流
は、Ｖｄｄ１バスライン７〜ＮチャネルＦＥＴ２１〜Ｇ
ＮＤバスライン４なる経路にて吸収されるので、この過
電圧による電流が回路構成部に流れ込むことを防止でき
る。
グ状態（集積回路パッケージのリードピンが何物にも接
続されていない状態）について説明する。先ず、静電放
電の影響によりＶｄｄ１バスライン７−ＧＮＤバスライ
ン４間に過電圧が印加されると、かかる過電圧の影響に
より、ＮチャネルＦＥＴ２１がブレークダウン状態とな
る。これにより、瞬時にＮチャネルＦＥＴ２１が導通状
態となってＶｄｄ１バスライン７とＧＮＤバスライン４
とがショートする。よって、かかる過電圧による電流
は、Ｖｄｄ１バスライン７〜ＮチャネルＦＥＴ２１〜Ｇ
ＮＤバスライン４なる経路にて吸収されるので、この過
電圧による電流が回路構成部に流れ込むことを防止でき
る。
【００１６】次に、静電放電の影響によりＶｄｄ２バス
ライン８−ＧＮＤバスライン４間に過電圧が印加される
と、かかる過電圧の影響により、ＮチャネルＦＥＴ２２
がブレークダウン状態となる。これにより、瞬時にＮチ
ャネルＦＥＴ２２が導通状態となってＶｄｄ２バスライ
ン８とＧＮＤバスライン４とがショートする。よって、
かかる過電圧による電流は、Ｖｄｄ２バスライン８〜Ｎ
チャネルＦＥＴ２２〜ＧＮＤバスライン４なる経路にて
吸収されるので、この過電圧による電流が回路構成部に
流れ込むことを防止できる。
ライン８−ＧＮＤバスライン４間に過電圧が印加される
と、かかる過電圧の影響により、ＮチャネルＦＥＴ２２
がブレークダウン状態となる。これにより、瞬時にＮチ
ャネルＦＥＴ２２が導通状態となってＶｄｄ２バスライ
ン８とＧＮＤバスライン４とがショートする。よって、
かかる過電圧による電流は、Ｖｄｄ２バスライン８〜Ｎ
チャネルＦＥＴ２２〜ＧＮＤバスライン４なる経路にて
吸収されるので、この過電圧による電流が回路構成部に
流れ込むことを防止できる。
【００１７】次に、静電放電の影響によりＶｄｄ１バス
ライン７−Ｖｄｄ２バスライン８間に過電圧が印加され
た場合について説明する。この際、かかる過電圧の影響
により、ＮチャネルＦＥＴ２３がブレークダウン状態と
なる。これにより、瞬時にＮチャネルＦＥＴ２３が導通
状態となってＶｄｄ１バスライン７とＶｄｄ２バスライ
ン８とをショートする。よって、かかる過電圧による電
流は、Ｖｄｄ１バスライン７〜ＮチャネルＦＥＴ２３〜
Ｖｄｄ２バスライン８なる経路にて吸収されるので、こ
の過電圧による電流が回路構成部に流れ込むことを防止
できる。
ライン７−Ｖｄｄ２バスライン８間に過電圧が印加され
た場合について説明する。この際、かかる過電圧の影響
により、ＮチャネルＦＥＴ２３がブレークダウン状態と
なる。これにより、瞬時にＮチャネルＦＥＴ２３が導通
状態となってＶｄｄ１バスライン７とＶｄｄ２バスライ
ン８とをショートする。よって、かかる過電圧による電
流は、Ｖｄｄ１バスライン７〜ＮチャネルＦＥＴ２３〜
Ｖｄｄ２バスライン８なる経路にて吸収されるので、こ
の過電圧による電流が回路構成部に流れ込むことを防止
できる。
【００１８】以上の如く、静電破壊保護回路３０におい
ては、電源給電時においてはスイッチング状態を非導通
状態とする非導通電圧としてＧＮＤ電圧がそのゲート端
子に印加されているＮチャネルＦＥＴ２３を、Ｖｄｄ１
バスライン７−Ｖｄｄ２バスライン８間に接続する構成
としている。よって、静電放電の影響によりＶｄｄ１バ
スライン７−Ｖｄｄ２バスライン８間に過電圧が印加さ
れても、かかる過電圧による電流は、Ｖｄｄ１バスライ
ン７〜ＮチャネルＦＥＴ２３〜Ｖｄｄ２バスライン８な
る経路にて吸収されるようになるので、ＧＮＤバスライ
ン４の区間（Ｐ）に流れ込むことはなくなる。従って、
このＧＮＤバスライン４における区間（Ｐ）上に接続さ
れている回路構成部を、静電放電の影響による過電圧か
ら保護することが出来るのである。
ては、電源給電時においてはスイッチング状態を非導通
状態とする非導通電圧としてＧＮＤ電圧がそのゲート端
子に印加されているＮチャネルＦＥＴ２３を、Ｖｄｄ１
バスライン７−Ｖｄｄ２バスライン８間に接続する構成
としている。よって、静電放電の影響によりＶｄｄ１バ
スライン７−Ｖｄｄ２バスライン８間に過電圧が印加さ
れても、かかる過電圧による電流は、Ｖｄｄ１バスライ
ン７〜ＮチャネルＦＥＴ２３〜Ｖｄｄ２バスライン８な
る経路にて吸収されるようになるので、ＧＮＤバスライ
ン４の区間（Ｐ）に流れ込むことはなくなる。従って、
このＧＮＤバスライン４における区間（Ｐ）上に接続さ
れている回路構成部を、静電放電の影響による過電圧か
ら保護することが出来るのである。
【００１９】尚、上記実施例においては、互いに異なる
２種類の電源電圧Ｖｄｄ１及びＶｄｄ２にて駆動する集
積回路に適用された静電破壊保護回路の構成について説
明したが、かかる集積回路に限定されるものではなく、
互いに異なる複数の電源電圧にて駆動する集積回路にお
いても適用可能である。図４に、互いに異なる３種類の
電源電圧Ｖｄｄ１、Ｖｄｄ２及びＶｄｄ３にて駆動する
集積回路に適用した本発明による静電破壊保護回路３０
の構成の一例を示す。
２種類の電源電圧Ｖｄｄ１及びＶｄｄ２にて駆動する集
積回路に適用された静電破壊保護回路の構成について説
明したが、かかる集積回路に限定されるものではなく、
互いに異なる複数の電源電圧にて駆動する集積回路にお
いても適用可能である。図４に、互いに異なる３種類の
電源電圧Ｖｄｄ１、Ｖｄｄ２及びＶｄｄ３にて駆動する
集積回路に適用した本発明による静電破壊保護回路３０
の構成の一例を示す。
【００２０】図においては、ゲート端子とソース端子と
が接続されているＮチャネルＦＥＴ２１、２２、２４が
各電源バスライン−ＧＮＤバスライン間に夫々接続さ
れ、更に、ゲート端子がＧＮＤバスラインに接続されて
いるＮチャネルＦＥＴ２３、２５、２６が各電源バスラ
イン−電源バスライン間の夫々に接続されている。又、
上記実施例においては、静電破壊保護回路３０をＮチャ
ネルＦＥＴにて構成した回路構成例を示したが、これに
限定されるものではなく、集積回路装置の回路構成部に
て使用されているトランジスタに応じてＰチャネルＦＥ
Ｔ、さらには、バイポーラトランジスタにても実現可能
である。
が接続されているＮチャネルＦＥＴ２１、２２、２４が
各電源バスライン−ＧＮＤバスライン間に夫々接続さ
れ、更に、ゲート端子がＧＮＤバスラインに接続されて
いるＮチャネルＦＥＴ２３、２５、２６が各電源バスラ
イン−電源バスライン間の夫々に接続されている。又、
上記実施例においては、静電破壊保護回路３０をＮチャ
ネルＦＥＴにて構成した回路構成例を示したが、これに
限定されるものではなく、集積回路装置の回路構成部に
て使用されているトランジスタに応じてＰチャネルＦＥ
Ｔ、さらには、バイポーラトランジスタにても実現可能
である。
【００２１】図５に、図３にて示される静電破壊保護回
路３０のＮチャネルＦＥＴ２１、２２及び２３を、バイ
ポーラトランジスタＱ１、Ｑ２、Ｑ３に夫々置き換えた
場合の静電破壊保護回路の構成例を示す。トランジスタ
における制御端子としてのゲート端子（ベース端子）
と、トランジスタにおける被制御端子としてのソース端
子（エミッタ端子）とが接続されているトランジスタを
各電源ライン−ＧＮＤライン間の各々に設けて、かかる
トランジスタ各々の被制御端子としてのソース端子（エ
ミッタ端子）及びドレイン端子（コレクタ端子）を各電
源ライン及びＧＮＤラインに接続し、更に、スイッチン
グ状態を非導通状態とする非導通電圧が制御端子として
のゲート端子（ベース端子）に印加されているトランジ
スタを各電源ライン間の各々に設けて、このトランジス
タ各々の被制御端子としてのソース端子（エミッタ端
子）及びドレイン端子（コレクタ端子）を各電源ライン
間に接続する構成であれば良いのである。
路３０のＮチャネルＦＥＴ２１、２２及び２３を、バイ
ポーラトランジスタＱ１、Ｑ２、Ｑ３に夫々置き換えた
場合の静電破壊保護回路の構成例を示す。トランジスタ
における制御端子としてのゲート端子（ベース端子）
と、トランジスタにおける被制御端子としてのソース端
子（エミッタ端子）とが接続されているトランジスタを
各電源ライン−ＧＮＤライン間の各々に設けて、かかる
トランジスタ各々の被制御端子としてのソース端子（エ
ミッタ端子）及びドレイン端子（コレクタ端子）を各電
源ライン及びＧＮＤラインに接続し、更に、スイッチン
グ状態を非導通状態とする非導通電圧が制御端子として
のゲート端子（ベース端子）に印加されているトランジ
スタを各電源ライン間の各々に設けて、このトランジス
タ各々の被制御端子としてのソース端子（エミッタ端
子）及びドレイン端子（コレクタ端子）を各電源ライン
間に接続する構成であれば良いのである。
【００２２】上述の如く、集積回路装置の回路構成部に
て使用されているトランジスタと同一種類のトランジス
タにてかかる静電破壊保護回路３０を構成すれば、かか
る集積回路装置の製造プロセスを変更する必要はなくな
るのである。
て使用されているトランジスタと同一種類のトランジス
タにてかかる静電破壊保護回路３０を構成すれば、かか
る集積回路装置の製造プロセスを変更する必要はなくな
るのである。
【００２３】
【発明の効果】上記したことから明らかな如く、本発明
による半導体集積回路装置の静電破壊保護回路において
は、２つの被制御端子が夫々電源ラインの各々及びＧＮ
Ｄラインに接続されていて制御端子が前記被制御端子の
いずれか一方に接続されているトランジスタと、被制御
端子が上記電源ラインの各々に接続されていてかつ制御
端子に非導通電圧が印加されているトランジスタとを備
えた構成としている。
による半導体集積回路装置の静電破壊保護回路において
は、２つの被制御端子が夫々電源ラインの各々及びＧＮ
Ｄラインに接続されていて制御端子が前記被制御端子の
いずれか一方に接続されているトランジスタと、被制御
端子が上記電源ラインの各々に接続されていてかつ制御
端子に非導通電圧が印加されているトランジスタとを備
えた構成としている。
【００２４】よって、上記電源ラインの各々及びＧＮＤ
ライン間に過電圧が印加された場合は、上述の如き、２
つの被制御端子が夫々電源ラインの各々及びＧＮＤライ
ンに接続されていて制御端子が前記被制御端子のいずれ
か一方に接続されているトランジスタがブレークダウン
を起こして上記電源ラインの各々及びＧＮＤライン間を
ショートしてかかる過電圧による電流を吸収する一方、
上記電源ラインの各々の間に過電圧が印加された場合
は、上述の如き、被制御端子が上記電源ラインの各々に
接続されていてかつ制御端子に非導通電圧が印加されて
いるトランジスタがブレークダウンを起こして上記電源
ライン間をショートしてかかる過電圧による電流を吸収
する。
ライン間に過電圧が印加された場合は、上述の如き、２
つの被制御端子が夫々電源ラインの各々及びＧＮＤライ
ンに接続されていて制御端子が前記被制御端子のいずれ
か一方に接続されているトランジスタがブレークダウン
を起こして上記電源ラインの各々及びＧＮＤライン間を
ショートしてかかる過電圧による電流を吸収する一方、
上記電源ラインの各々の間に過電圧が印加された場合
は、上述の如き、被制御端子が上記電源ラインの各々に
接続されていてかつ制御端子に非導通電圧が印加されて
いるトランジスタがブレークダウンを起こして上記電源
ライン間をショートしてかかる過電圧による電流を吸収
する。
【００２５】従って、本発明によれば、複数の互いに異
なる電源電圧にて駆動する半導体集積回路においても、
各電源ピン−ＧＮＤピン間、さらに各電源ピン間にて発
生する静電放電に対して破壊保護が可能となり好ましい
のである。
なる電源電圧にて駆動する半導体集積回路においても、
各電源ピン−ＧＮＤピン間、さらに各電源ピン間にて発
生する静電放電に対して破壊保護が可能となり好ましい
のである。
【図１】従来の静電破壊保護回路を示す図である。
【図２】従来の静電破壊保護回路を示す図である。
【図３】本発明による静電破壊保護回路の一例を示す図
である。
である。
【図４】本発明による静電破壊保護回路の一例を示す図
である。
である。
【図５】本発明による静電破壊保護回路の一例を示す図
である。
である。
【主要部分の符号の説明】 ２１、２２、２３・・・ＮチャネルＦＥＴ
Claims (4)
- 【請求項１】 互いに異なる電源電圧を供給する複数の
電源ラインと、ＧＮＤラインとを備えた半導体集積回路
装置の静電破壊保護回路であって、 ２つの被制御端子が夫々前記電源ラインの各々及び前記
ＧＮＤラインに接続されていて、制御端子が前記被制御
端子のいずれか一方に接続されている第１及び第２トラ
ンジスタと、 被制御端子が前記電源ラインの各々に接続されていてか
つ制御端子に非導通電圧が印加されている第３トランジ
スタとを有することを特徴とする半導体集積回路装置の
静電破壊保護回路。 - 【請求項２】 前記第１、第２及び第３トランジスタの
各々は前記半導体集積回路装置の回路構成部にて使用さ
れているトランジスタと同一種類のトランジスタにて構
成されることを特徴とする請求項１記載の半導体集積回
路装置の静電破壊保護回路。 - 【請求項３】 前記第１、第２及び第３トランジスタの
各々はＮチャネルＦＥＴからなり、前記第１及び第２ト
ランジスタ各々のゲート端子及びソース端子は夫々接続
されており前記第１及び第２トランジスタ各々の前記ソ
ース端子及びドレイン端子が夫々前記電源ラインの各々
及び前記ＧＮＤラインに接続されていて、前記第３トラ
ンジスタのソース端子及びドレイン端子が夫々前記電源
ラインに接続されていて前記第３トランジスタのゲート
端子が前記ＧＮＤラインに接続されていることを特徴と
する請求項１記載の半導体集積回路装置の静電破壊保護
回路。 - 【請求項４】 前記第１、第２及び第３トランジスタの
各々はバイポーラトランジスタからなり、前記第１及び
第２トランジスタ各々のベース端子及びエミッタ端子は
夫々接続されており前記第１及び第２トランジスタ各々
の前記エミッタ端子及びコレクタ端子が夫々前記電源ラ
インの各々及び前記ＧＮＤラインに接続されていて、前
記第３トランジスタのエミッタ端子及びコレクタ端子が
夫々前記電源ラインに接続されていて前記第３トランジ
スタのベース端子が前記ＧＮＤラインに接続されている
ことを特徴とする請求項１記載の半導体集積回路装置の
静電破壊保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248063A JP2589938B2 (ja) | 1993-10-04 | 1993-10-04 | 半導体集積回路装置の静電破壊保護回路 |
| US08/310,515 US5515232A (en) | 1993-01-04 | 1994-09-22 | Static protection circuit for a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248063A JP2589938B2 (ja) | 1993-10-04 | 1993-10-04 | 半導体集積回路装置の静電破壊保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106455A JPH07106455A (ja) | 1995-04-21 |
| JP2589938B2 true JP2589938B2 (ja) | 1997-03-12 |
Family
ID=17172657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248063A Expired - Fee Related JP2589938B2 (ja) | 1993-01-04 | 1993-10-04 | 半導体集積回路装置の静電破壊保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5515232A (ja) |
| JP (1) | JP2589938B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3789009B2 (ja) * | 1996-08-07 | 2006-06-21 | 株式会社リコー | 半導体入出力回路 |
| JP3957560B2 (ja) * | 2002-05-23 | 2007-08-15 | 松下電器産業株式会社 | 半導体装置 |
| US6724603B2 (en) * | 2002-08-09 | 2004-04-20 | Motorola, Inc. | Electrostatic discharge protection circuitry and method of operation |
| DE10344872A1 (de) * | 2003-09-26 | 2005-05-19 | Infineon Technologies Ag | Integrierte Schaltung mit Schutz vor elektrostatischer Entladung |
| US7301741B2 (en) * | 2005-05-17 | 2007-11-27 | Freescale Semiconductor, Inc. | Integrated circuit with multiple independent gate field effect transistor (MIGFET) rail clamp circuit |
| JP4869343B2 (ja) * | 2005-07-22 | 2012-02-08 | エヌエックスピー ビー ヴィ | 分配した低電圧クランプ装置を用いて高電圧ｅｓｄ保護を分担する経路 |
| US7593202B2 (en) * | 2005-11-01 | 2009-09-22 | Freescale Semiconductor, Inc. | Electrostatic discharge (ESD) protection circuit for multiple power domain integrated circuit |
| JP5045027B2 (ja) * | 2006-08-15 | 2012-10-10 | 富士通セミコンダクター株式会社 | 静電気放電保護回路及び半導体装置 |
| US7589945B2 (en) * | 2006-08-31 | 2009-09-15 | Freescale Semiconductor, Inc. | Distributed electrostatic discharge protection circuit with varying clamp size |
| US7777998B2 (en) * | 2007-09-10 | 2010-08-17 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
| US7817387B2 (en) | 2008-01-09 | 2010-10-19 | Freescale Semiconductor, Inc. | MIGFET circuit with ESD protection |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736271A (en) * | 1987-06-23 | 1988-04-05 | Signetics Corporation | Protection device utilizing one or more subsurface diodes and associated method of manufacture |
| JPH02113623A (ja) * | 1988-10-21 | 1990-04-25 | Sharp Corp | 集積回路の静電気保護回路 |
-
1993
- 1993-10-04 JP JP5248063A patent/JP2589938B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-22 US US08/310,515 patent/US5515232A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5515232A (en) | 1996-05-07 |
| JPH07106455A (ja) | 1995-04-21 |
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