JP3957560B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3957560B2 JP3957560B2 JP2002149629A JP2002149629A JP3957560B2 JP 3957560 B2 JP3957560 B2 JP 3957560B2 JP 2002149629 A JP2002149629 A JP 2002149629A JP 2002149629 A JP2002149629 A JP 2002149629A JP 3957560 B2 JP3957560 B2 JP 3957560B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- circuit
- switch
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Description
【発明の属する技術分野】
本発明は、電源遮断を行う際に、レジスタなどに保持されているデータの消滅を防ぎ、かつ電源を再度立ち上げる時間を大幅に削減し、電源立ち上げ時のリーク電流を減少させる回路技術に関する。
【0002】
【従来の技術】
近年、半導体装置の高速低消費電力化に伴い、プロセスの微細化、電源電圧の低下が必要になってきている。一方、電源電圧低下に伴い、回路を高速化する上でCMOSの閾値の低下が必要になったきた。その際、オフリーク電流による消費電力が増加し、携帯電話などのモバイル機器における待機時間などの減少が問題になってきている。このオフリーク電流を減少させるためには、電源遮断技術が必要となる。
【0003】
オフリーク電流を削減し、低消費電力化を実施するための電源遮断技術は実用化が少しづづなされてきた。図10は、従来の電源遮断を行う半導体装置の回路ブロックを部分的に示す概略図である。図2において、101はクロックCLKを生成するクロック発生回路、102はクロック発生回路101からのクロックCLKのタイミングでデータを保持するレジスタなどのデータ保持回路、103は論理回路、104は電源電圧VDD1が供給/遮断される遮断電源線、107は接地電位VSSに落とされる接地線である。図10に示すように、従来の電源遮断は、外部から電源線104への電源電圧VDD1の印加を単純に止めることにより行っている。
【0004】
【発明が解決しようとする課題】
しかし、従来の電源遮断方法には、以下の問題がある。
【0005】
第1に、電源遮断時にレジスタなどのデータ保持回路102に保持されているデータが消滅してしまうことである。すなわち、電源線104からの電圧供給によりデータを保持する機能を有する回路は、電源遮断によってデータが消滅してしまう。そのため、電源を再度立ち上げたときには、全く電源遮断時の状態は残っておらず、システムが立ち上がったときと同じく、初期化されてしまう。このため、電源遮断時にデータを、電源遮断を行わない回路にいったん退避させて保持し、再度電源投入後に、再びデータを転送してくる機能を有する回路もある。しかし、かかる方法は、データ待避に時間がかかり、リアルタイム性が必要なリアルタイムシステムでは使用することができない。
【0006】
第2に、電源遮断された回路の各ノードは不定状態になっており、その状態で再度電源投入を行うと、その不定ノードによってトランジスタに貫通電流が発生する。そのため、電源立ち上げ時間も増加し、かつそれによる貫通電流も増加するといった悪循環が繰り返されて、電源が立ち上がる。このとき、貫通電流による消費電力が増大してしまう。
【0007】
本発明は、上記の問題点を解決するものであり、その目的は、電源遮断時および電源復帰時における高速化と低消費電力化を図り、リアルタイムシステムに適用可能な半導体装置を提供することにある。
【0008】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、クロック発生回路と、クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、論理回路に接続され、第1の電源電圧(VDD1)の供給または遮断が制御される第1の電源線(遮断電源線)と、クロック発生回路およびデータ保持回路に接続され、第2の電源電圧(VDD1)の供給が制御される第2の電源線(保持電源線)と、第1の電源線と第2の電源線との間に接続され、スイッチ制御信号(NPCEN)に応じてオンまたはオフするスイッチとを備え、クロック発生回路およびデータ保持回路は、通常動作時には、スイッチがオン状態にされて、第1の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、スイッチがオフ状態にされて、第2の電源電圧で動作し、クロック発生回路は第1のセルで構成され、データ保持回路は第2のセルで構成され、論理回路は第3のセルで構成され、第1の電源線、スイッチ、第2の電源線は、順に接地線に向かって第1および第2のセル内に形成され、第1および第2のセル内の第1の電源線および接地線は、それぞれ、第3のセル内の第1の電源線および接地線と同一層に形成されることを特徴とする。
【0009】
この構成によれば、電源遮断時における保持データの消滅を防止し、また電源復帰時における貫通電流を防止するとともに急峻に電源を立ち上げることで、高速化と低消費電力化を図った、リアルタイムシステムに適用可能な半導体装置を実現することができる。また、従来の半導体設計フローを変えることなく、本発明の特徴的構成を実施できる。
【0012】
この場合、第1および第2のセル内の第1および第2の電源線は、それぞれ、メッシュ状に形成された上位層の配線層に垂直に接続されることが、配線面積を抑えることができる点で好ましい。
【0014】
本発明に係る他の構成の半導体装置は、クロック発生回路と、クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、論理回路に接続され、第1の電源電圧(VDD1)の供給または遮断が制御される第1の電源線(遮断電源線)と、クロック発生回路およびデータ保持回路に接続され、第2の電源電圧(VDD1)の供給が制御される第2の電源線(保持電源線)と、第1の電源線と第2の電源線との間に接続され、スイッチ制御信号(NPCEN)に応じてオンまたはオフするスイッチとを備え、クロック発生回路およびデータ保持回路は、通常動作時には、スイッチがオン状態にされて、第1の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、スイッチがオフ状態にされて、第2の電源電圧で動作し、電源復帰時に、前記第2の電源電圧を通常動作時の前記第1の電源電圧よりも大きくした後、前記第1電源線への前記第1の電源電圧の供給を開始し、前記スイッチ制御信号により前記スイッチをオン状態にすることを特徴とする。
【0015】
これにより、第1の電源線と第2の電源線とを導通させた瞬間に、遮断状態にあった第1電源線の第1の電源電圧VDD1により、供給状態にあった第2の電源線の第2の電源電圧VDD2が一気に降下するのを防止し、データ保持回路における保持データの消滅を防ぐことができる。
また、電源遮断時に、スイッチ制御信号によりスイッチをオフ状態にした後、第1電源線への第1の電源電圧の供給を停止し、同時に第2の電源線に供給する第2の電源電圧をデータ保持回路内のデータが保持される程度の電圧まで下げることが、オフリーク電流を削減し、消費電力を低減できる点で好ましい。
【0016】
また、本発明に係る更に他の構成の半導体装置は、クロック発生回路と、クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、論理回路に接続され、第1の電源電圧(VDD1)の供給または遮断が制御される第1の電源線(遮断電源線)と、クロック発生回路およびデータ保持回路に接続され、第2の電源電圧(VDD1)の供給が制御される第2の電源線(保持電源線)と、第1の電源線と第2の電源線との間に接続され、スイッチ制御信号(NPCEN)に応じてオンまたはオフするスイッチとを備え、クロック発生回路およびデータ保持回路は、通常動作時には、スイッチがオン状態にされて、第1の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、スイッチがオフ状態にされて、第2の電源電圧で動作し、電源復帰時に、第1の電源線への第1の電源電圧の供給が停止しており、かつスイッチ制御信号によりスイッチがオフしている状態で、第2の電源電圧を通常動作時の第1の電源電圧よりも大きくした後、第1の電源線への第1の電源電圧の供給を開始し、第1の電源電圧のレベルをトランジスタの閾値電圧よりも小さなレベルまで上昇させた後、スイッチ制御信号によりスイッチをオン状態にすると同時に、第1の電源電圧のレベルを通常動作時のレベルにまで上昇させることを特徴とする。
【0017】
これにより、電源遮断時の不定ノードによる電源立ち上げ時のリーク電流を大幅に削減すると共に、電源立ち上げ時間も短縮することができ、よりリアルタイム性が保証できる。
本発明に係る半導体装置において、クロック発生回路は、スイッチ制御信号によりクロック信号(CLK)をマスクするクロックマスク回路(例えば、ANDゲート)を有し、クロックマスク回路によりクロック信号がマスクされた際に入力されたデータをデータ保持回路は保持することが、他の回路ブロックへのクロック信号の供給を停止することで、消費電力を低減できる点で好ましい。
【0018】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
【0019】
図1は、本発明の一実施の形態に係る半導体装置の部分構成を概略的に示す回路ブロック図である。図1において、この半導体装置は、大きく分けると、従来と同様に、クロック発生回路101と、データ保持回路102と、論理回路103の3つに分けることができる。しかし、本実施の形態が従来と異なるのは、クロック発生回路101とデータ保持回路102に対して電源電圧VDD2を供給する保持電源線105を遮断電源線104と並行に設け、遮断電源線104と保持電源線105との間にスイッチ106を設けた点にある。なお、各ブロックを形成する部品はそれぞれセル構成をとっているものとして、この半導体装置の構成および動作について以下で詳細に説明する。
【0020】
図2、図3、および図4は、それぞれ、トランジスタレベルの階層で見た場合における、論理回路103内のインバータセル、クロック発生回路101内のインバータセル、およびデータ保持回路102内のラッチセルの一構成例を示す回路図である。図3および図4において、108は、スイッチ106の制御端子(ゲート)に接続された制御信号線であり、スイッチ106のオン/オフを制御するスイッチ制御信号NPCENが供給される。
【0021】
保持電源線105は、従来セルの遮断電源線104に対し、接地線107側に配置され、遮断電源線104への電源電圧VDD1の供給が遮断され、またスイッチ106により遮断電源線104と保持電源線105との間が切断されても、保持電源線105が接続されたセルには、保持電源線105から電源電圧VDD2が供給される。
【0022】
クロック発生回路101は、図4のセル構成に加えて、図5に示すように、一端にスイッチ制御信号CPCENが供給され、他端にクロック信号CLKが供給されるANDゲート109(クロックマスク回路)を有する。スイッチ制御信号CPCENは電源遮断時に論理Lowレベルになり、スイッチ106を構成するNチャネルMOSトランジスタをオフ状態にして、保持電源線105と遮断電源線104を切断すると同時に、ANDゲート109でクロック信号CLKをマスクし、それをLowレベル信号に変化させる。これにより、データ保持回路102は、電源遮断時にはデータを保持することができる。
【0023】
図6は、厚み方向のセル構成および配線レイアウトを示す断面図である。図7に示すように、保持電源線105が接続されたセル(クロック発生回路101、データ保持回路102)を、従来の遮断電源線104だけが接続されたセル(論理回路103)と同じ高さにすることで、従来の半導体設計フローを変えることなく、本実施の形態の構成を実施することができる。
【0024】
図7は、上記セルに対する電源配線のメッシュ構造を立体的に示す模式図である。近年、プロセスの微細化に伴って、トランジスタのオン/オフなどによる電源の電圧降下によるスピード劣化を防止するために、電源配線のメッシュ構造が使われている。このメッシュ電源構造を使って、電源配線110から遮断電源線104に、また電源配線111から保持電源線105に電源電圧を供給する。
【0025】
本実施の形態による電源配線の特徴は、電源電圧を保持電源線105、遮断電源線にブロックの外から供給するのではなく、空間的に上から供給することにある。これにより、従来のメッシュ電源構造を使用可能にし、面積増加も抑えることができる。また、このとき、図7で示したように、保持電源線105と遮断電源線104を平行に少しずらして配置することにより、上からの電源供給が物理的に可能になる。また、制御信号線108として、保持電源線105、遮断電源線104を形成する配線層よりも上位の配線層を使用することで、保持電源線105や遮断電源線104の電圧が大幅に振れることによる制御信号線108への影響を抑えることができる。
【0026】
次に、本実施の形態における電源遮断および復帰時の動作について、図8および図9を用いて説明する。
【0027】
図8は、通常動作時、電源遮断時、電源復帰時における電源電圧VDD1、VDD2、スイッチ制御信号NPCENのタイミングチャートである。図8において、まず、通常動作時には、スイッチ制御信号NPCENは論理Highレベルで、スイッチ106はオン状態にあり、遮断電源線104と保持電源線105とは導通している。
【0028】
次に、電源遮断モードになると、まず、スイッチ制御信号NPCENが論理Lowレベルになり(図8の状態▲1▼)、スイッチ106はオフ状態になって、遮断電源線105と保持電源線を切り離す(図8の状態▲2▼)。また、クロック信号CLKがマスクされ、そのときにデータ保持回路102に入力されているデータが保持される。次に、遮断電源線104への電源電圧VDD1の供給を停止する。また、保持電源線105に対しても、データが保持できる程度の電圧にまで電源電圧VDD2を下げることで、オフリーク電流を削減し、消費電力を低減する。
【0029】
次に、電源を復帰させるときの動作について説明する。
【0030】
電源復帰時は、保持電源線105と遮断電源線104とを導通させ、両方の電圧供給により急峻な電源立ち上げを実施するため、遮断電源線104と保持電源線105とを導通させた瞬間、保持電源線105の電源電圧VDD2が一気に降下する。その際に、データ保持回路102におけるデータ消滅を防ぐために、あらかじめ保持電源線105の電源電圧VDD2を大きめに上昇させておく(図8の状態▲3▼)。次に、遮断電源線104に電源電圧VDD1を供給していき、トランジスタの閾値電圧の手前まで電圧を供給する(図8の状態▲4▼)。そこで、スイッチ制御信号NPCENを論理Highレベルにして(図8の状態▲5▼)、スイッチ106をオン状態にし、保持電源線105と遮断電源線104とを導通させる。その瞬間、遮断電源線104への電圧供給を上昇させる(図8の状態▲6▼)。これにより、電源遮断時の不定ノードによる電源立ち上げ時のリーク電流を大幅に削減すると共に、電源立ち上げ時間も短縮させ、よりリアルタイム性を保証できることになる。
【0031】
図9は、データ保持を必要としない場合の、通常動作時、電源遮断時、電源復帰時における電源電圧VDD1、VDD2、スイッチ制御信号NPCENのタイミングチャートである。通常動作時は、図8と同様に、スイッチ制御信号NPCENは論理Highレベルで、スイッチ106はオン状態にあり、遮断電源線104と保持電源線105とは導通している(図9の状態▲1▼)。
【0032】
次に、電源遮断モードになると、スイッチ制御信号NPCENを論理Highレベルに維持し、スイッチ106はオン状態のまま、保持電源線105、遮断電源線104への電流供給を停止する。
【0033】
次に、電源復帰時には、前もって、スイッチ制御信号NPCENを論理Lowレベルにして、スイッチ106をオフ状態にし、保持電源線105と遮断電源線104とを切断する(図9の状態▲2▼)。そして、まず、保持電源線105に電源電圧VDD2を供給し(図9の状態▲3▼)、その後、遮断電源線104の電源電圧VDD1をトランジスタの閾値電圧の手前まで上げ(図9の状態▲4▼)、再び、スイッチ制御信号NPCENを論理Highレベルにして(図9の状態▲5▼)、スイッチ106をオン状態にすると同時に、遮断電源線104に供給する電源電圧VDD1を通常動作時の電圧レベルまで上昇させる(図8の状態▲6▼)。こうすることで、電源遮断時の不定ノードによる電源立ち上げ時の貫通電流をクロック発生回路101およびデータ保持回路102のみに発生させ、論理回路103における貫通電流を抑えることで、消費電力を低減することができる。
【0034】
また、通常動作時に高速化が必要でない場合は、保持電源線105の電源電圧VDD2を下げることで、クロック発生回路101のにおける消費電力を低減することができ、また論理回路103には通常の電源電圧が供給されるため、データ保持回路102のみの低速化で、大きな低消費電力化が実現できる。
【0035】
【発明の効果】
以上説明したように、本発明によれば、従来の問題であった電源遮断時の保持データの消滅と、電源立ち上げ時の貫通電流とを防止し、急峻な電源立ち上げが実現できる。これにより、消費電力を抑えつつ、高速回路を実現し、リアルタイムシステムの構築が可能になる。
【図面の簡単な説明】
【図1】 本発明の一実施の形態に係る半導体装置の部分構成を概略的に示す回路ブロック図
【図2】 図1の論理回路103内のインバータセルの一構成例を示す回路図
【図3】 図1のクロック発生回路101内のインバータセルの一構成例を示す回路図
【図4】 図1のデータ保持回路102内のラッチセルの一構成例を示す回路図
【図5】 本実施の形態におけるクロック発生回路101の構成を示す回路図
【図6】 本実施の形態における厚み方向のセル構成および配線レイアウトを示す断面図
【図7】 本実施の形態における電源配線のメッシュ構造を立体的に示す模式図
【図8】 データ保持を必要とする場合の、通常動作時、電源遮断時、電源復帰時における電源電圧VDD1、VDD2、スイッチ制御信号NPCENのタイミングチャート
【図9】 データ保持を必要としない場合の、通常動作時、電源遮断時、電源復帰時における電源電圧VDD1、VDD2、スイッチ制御信号NPCENのタイミングチャート
【図10】 従来の半導体装置の回路ブロックを部分的に示す概略図
【符号の説明】
101 クロック発生回路
102 データ保持回路
103 論理回路
104 遮断電源線
105 保持電源線
106 スイッチ
107 接地線
108 制御信号線
109 ANDゲート(クロックマスク回路)
110 VDD1用のメッシュ電源線
111 VDD2用のメッシュ電源線
Claims (6)
- クロック発生回路と、前記クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、
前記論理回路に接続され、第1の電源電圧の供給または遮断が制御される第1の電源線と、
前記クロック発生回路および前記データ保持回路に接続され、第2の電源電圧の供給が制御される第2の電源線と、
前記第1の電源線と前記第2の電源線との間に接続され、スイッチ制御信号に応じてオンまたはオフするスイッチとを備え、
前記クロック発生回路および前記データ保持回路は、通常動作時には、前記スイッチがオン状態にされて、前記第1の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、前記スイッチがオフ状態にされて、前記第2の電源電圧で動作し、
前記クロック発生回路は第1のセルで構成され、前記データ保持回路は第2のセルで構成され、前記論理回路は第3のセルで構成され、前記第1の電源線、前記スイッチ、前記第2の電源線は、順に接地線に向かって前記第1および第2のセル内に形成され、前記第1および第2のセル内の前記第1の電源線および前記接地線は、それぞれ、前記第3のセル内の前記第1の電源線および前記接地線と同一層に形成されることを特徴とする半導体装置。 - 前記第1および第2のセル内の前記第1および第2の電源線は、それぞれ、メッシュ状に形成された上位層の配線層に垂直に接続されることを特徴と請求項1記載の半導体装置。
- クロック発生回路と、前記クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、
前記論理回路に接続され、第1の電源電圧の供給または遮断が制御される第1の電源線と、
前記クロック発生回路および前記データ保持回路に接続され、第2の電源電圧の供給が制御される第2の電源線と、
前記第1の電源線と前記第2の電源線との間に接続され、スイッチ制御信号に応じてオンまたはオフするスイッチとを備え、
前記クロック発生回路および前記データ保持回路は、通常動作時には、前記スイッチがオン状態にされて、前記第1の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、前記スイッチがオフ状態にされて、前記第2の電源電圧で動作し、
電源復帰時に、前記第2の電源電圧を通常動作時の前記第1の電源電圧よりも大きくした後、前記第1電源線への前記第1の電源電圧の供給を開始し、前記スイッチ制御信号により前記スイッチをオン状態にすることを特徴とする半導体装置。 - 電源遮断時に、前記スイッチ制御信号により前記スイッチをオフ状態にした後、前記第1電源線への前記第1の電源電圧の供給を停止し、同時に前記第2の電源線に供給する第2の電源電圧を前記データ保持回路内のデータが保持される程度の電圧まで下げることを特徴と請求項3記載の半導体装置。
- クロック発生回路と、前記クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、
前記論理回路に接続され、第1の電源電圧の供給または遮断が制御される第1の電源線と、
前記クロック発生回路および前記データ保持回路に接続され、第2の電源電圧の供給が制御される第2の電源線と、
前記第1の電源線と前記第2の電源線との間に接続され、スイッチ制御信号に応じてオンまたはオフするスイッチとを備え、
前記クロック発生回路および前記データ保持回路は、通常動作時には、前記スイッチがオン状態にされて、前記第1の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、前記スイッチがオフ状態にされて、前記第2の電源電圧で動作し、
電源復帰時に、前記第1の電源線への前記第1の電源電圧の供給が停止しており、かつ前記スイッチ制御信号により前記スイッチがオフしている状態で、前記第2の電源電圧を通常動作時の前記第1の電源電圧よりも大きくした後、前記第1の電源線への前記第1の電源電圧の供給を開始し、前記第1の電源電圧のレベルをトランジスタの閾値電圧よりも小さなレベルまで上昇させた後、前記スイッチ制御信号により前記スイッチをオン状態にすると同時に、前記第1の電源電圧のレベルを通常動作時のレベルにまで上昇させることを特徴とする半導体装置。 - 前記クロック発生回路は、前記スイッチ制御信号により前記クロック信号をマスクするクロックマスク回路を有し、前記クロックマスク回路により前記クロック信号がマスクされた際に入力されたデータを前記データ保持回路は保持することを特徴とする請求項1、3または5記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002149629A JP3957560B2 (ja) | 2002-05-23 | 2002-05-23 | 半導体装置 |
US10/442,713 US6925026B2 (en) | 2002-05-23 | 2003-05-20 | Semiconductor device adapted for power shutdown and power resumption |
CNB031366414A CN1270441C (zh) | 2002-05-23 | 2003-05-22 | 适用于电源关闭和电源恢复的半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002149629A JP3957560B2 (ja) | 2002-05-23 | 2002-05-23 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003347917A JP2003347917A (ja) | 2003-12-05 |
JP3957560B2 true JP3957560B2 (ja) | 2007-08-15 |
Family
ID=29545276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002149629A Expired - Fee Related JP3957560B2 (ja) | 2002-05-23 | 2002-05-23 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6925026B2 (ja) |
JP (1) | JP3957560B2 (ja) |
CN (1) | CN1270441C (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4435553B2 (ja) * | 2003-12-12 | 2010-03-17 | パナソニック株式会社 | 半導体装置 |
FR2864684B1 (fr) * | 2003-12-24 | 2006-06-23 | Dolphin Integration Sa | Circuit integre a memoire a consommation reduite |
JP4200926B2 (ja) | 2004-03-10 | 2008-12-24 | ソニー株式会社 | 半導体集積回路 |
EP1745344A1 (en) * | 2004-05-05 | 2007-01-24 | Koninklijke Philips Electronics N.V. | A mobile apparatus comprising integrated circuit and method of powering down such circuit |
US7193886B2 (en) | 2004-12-13 | 2007-03-20 | Dolfin Integration | Integrated circuit with a memory of reduced consumption |
JP5029272B2 (ja) * | 2007-10-09 | 2012-09-19 | ソニー株式会社 | 半導体集積回路 |
JP5128980B2 (ja) * | 2008-02-20 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の設計方法及び半導体集積回路 |
KR101197379B1 (ko) * | 2009-02-20 | 2012-11-05 | 존 린치 | 전류제어기를 갖고 전력소비가 적은 메모리장치 |
CN103281066B (zh) * | 2013-05-22 | 2015-10-07 | 中国电子科技集团公司第五十四研究所 | 一种同源或非同源干扰信号时频基准产生方法 |
US9417675B2 (en) | 2014-05-29 | 2016-08-16 | Silicon Storage Technology, Inc. | Power sequencing for embedded flash memory devices |
JP6364271B2 (ja) * | 2014-07-25 | 2018-07-25 | ラピスセミコンダクタ株式会社 | 半導体集積回路および回路レイアウト方法 |
US10535394B2 (en) * | 2017-07-20 | 2020-01-14 | Samsung Electronics Co., Ltd. | Memory device including dynamic voltage and frequency scaling switch and method of operating the same |
US11120844B1 (en) * | 2020-08-28 | 2021-09-14 | Micron Technology, Inc. | Power switching for embedded memory |
CN114189599B (zh) * | 2022-02-11 | 2022-06-17 | 长芯盛(武汉)科技有限公司 | Dp有源光缆及处理其信号同步的方法、可读存储介质 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4654829A (en) * | 1984-12-17 | 1987-03-31 | Dallas Semiconductor Corporation | Portable, non-volatile read/write memory module |
JP2589938B2 (ja) * | 1993-10-04 | 1997-03-12 | 日本モトローラ株式会社 | 半導体集積回路装置の静電破壊保護回路 |
JPH08202631A (ja) * | 1995-01-30 | 1996-08-09 | Mitsubishi Electric Corp | 携帯型半導体記憶装置及び携帯型半導体記憶装置用電源制御ic |
US5801457A (en) * | 1996-11-18 | 1998-09-01 | Waferscale Integration, Inc. | Unit for maintaining information regarding the state of a device during battery power |
US5783964A (en) * | 1996-11-18 | 1998-07-21 | Waferscale Integration, Inc. | Backup battery switch with first power up control |
US6308307B1 (en) * | 1998-01-29 | 2001-10-23 | Texas Instruments Incorporated | Method for power routing and distribution in an integrated circuit with multiple interconnect layers |
JP2001093275A (ja) * | 1999-09-20 | 2001-04-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US6493257B1 (en) * | 2002-03-27 | 2002-12-10 | International Business Machines Corporation | CMOS state saving latch |
-
2002
- 2002-05-23 JP JP2002149629A patent/JP3957560B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-20 US US10/442,713 patent/US6925026B2/en not_active Expired - Fee Related
- 2003-05-22 CN CNB031366414A patent/CN1270441C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1270441C (zh) | 2006-08-16 |
JP2003347917A (ja) | 2003-12-05 |
CN1461108A (zh) | 2003-12-10 |
US6925026B2 (en) | 2005-08-02 |
US20030218915A1 (en) | 2003-11-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3957560B2 (ja) | 半導体装置 | |
JP3727838B2 (ja) | 半導体集積回路 | |
JP5010104B2 (ja) | Mtcmos装置及びその制御方法 | |
US7904838B2 (en) | Circuits with transient isolation operable in a low power state | |
US7138825B2 (en) | Charge recycling power gate | |
KR101962606B1 (ko) | 전력의 게이트 제어를 통한 집적 회로 | |
JP4832232B2 (ja) | 半導体集積回路装置及び電子装置 | |
US7791369B2 (en) | Semiconductor integrated circuit and operation method of the same | |
JP3912960B2 (ja) | 半導体集積回路、論理演算回路およびフリップフロップ | |
US7793130B2 (en) | Mother/daughter switch design with self power-up control | |
JP2011192084A (ja) | 半導体集積回路および電子情報機器 | |
JP4122954B2 (ja) | 半導体集積回路 | |
US7202700B2 (en) | Semiconductor device which exhibits high-speed performance and low power consumption | |
JP5363586B2 (ja) | 回路に対する内部電荷の移動 | |
JP2001251180A (ja) | 半導体レジスタ素子 | |
US7345524B2 (en) | Integrated circuit with low power consumption and high operation speed | |
KR20080014531A (ko) | 전원 전압 제어 및 파워 게이팅(powergating)을 이용한 누설 전류 감소 방법 및 그방법을 이용한 반도체 장치. | |
JP2005079360A (ja) | 半導体集積回路 | |
US20020114204A1 (en) | Power saving semi-conductor integrated circuit | |
JPS5815805B2 (ja) | 集積回路装置 | |
US11763873B2 (en) | Power mode wake-up for memory on different power domains | |
JP2011004240A (ja) | 半導体装置及び半導体装置の制御方法 | |
JP2010011121A (ja) | 半導体装置 | |
JPH04125960A (ja) | 半導体装置 | |
KR20060087717A (ko) | 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050517 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070315 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070410 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070508 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |