JP5010104B2 - Ｍｔｃｍｏｓ装置及びその制御方法 - Google Patents

Description

本発明はＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に係り、具体的には、ＭＴＣＭＯＳ装置及びその制御方法に関する。

ＭＴＣＭＯＳ技術は、低電力集積回路装置に広く使われる。特に、集積回路装置の電力浪費は、供給される電源電圧を下げることによって減少させうる。しかし、電源電圧の減少は、装置内のトランジスタの速度を低下させる。したがって、このような動作速度の低下を克服するために、トランジスタのしきい電圧（Ｖｔｈ）を下げる。しかし、しきい電圧の減少は、トランジスタが‘オフ’状態である時、トランジスタの漏れ電流または待機電流を増加させて、装置が待機状態である時に電力消耗を増加させてしまう。

ＭＴＣＭＯＳ技術は、大きいしきい電圧を有するトランジスタを通じて論理ゲートに電源電圧及び／または接地電圧を供給し、半導体装置の論理動作のためには低いしきい電圧のトランジスタを利用して待機電流の増加問題を克服する。高いしきい電圧を有するトランジスタがターンオンされて論理ゲートに電源電圧を供給する時、低いしきい電圧を有するトランジスタは、低いしきい電圧によって速い速度で動作できる。一方、待機モードである時、高いしきい電圧のトランジスタがターンオフされて電源電圧を低いしきい電圧のトランジスタに供給することを遮断すれば、低いしきい電圧のトランジスタを通じた漏れ電流を減少または除去しうる。

ＭＴＣＭＯＳ装置は、供給電源と論理回路との間にしきい電圧が相対的に高いＭＯＳスイッチを直列に連結した構造を有する。

前記ＭＴＣＭＯＳ技術は、活性モードでは、前記ＭＯＳスイッチをオンさせて前記供給電源を前記論理回路に供給し、スリープモードでは、前記ＭＯＳスイッチをオフさせて前記供給電源を前記論理回路から遮断してシステム全体の電力を最小化できる。

特に、この技術は、活性モードよりスリープモードに該当する時間が長いシステムに使われる回路の消費電力の減少に非常に有用である。しかし、供給電源が遮断された時に対応した特別な手段を講じなければ、ＭＴＣＭＯＳ回路は、スリープモード時に仮想グラウンド電圧レベルがフローティング状態になるため、これに連結したラッチ回路やフリップフロップの保存データが損失される短所がある。したがって、ＭＴＣＭＯＳを正常的に動作させるためには、スリープモード時にデータを保存できる所定のフリップフロップ回路とそれを制御するための制御回路とが必要である。

本発明が解決しようとする技術的課題は、ＭＴＣＭＯＳの動作中、スリープモードに進入する時と活性モードに復帰する時、データを保存するフリップフロップ部及び電流スイッチの動作を制御する制御信号の出力を制御するためのＭＴＣＭＯＳ制御回路を有するＭＴＣＭＯＳ装置及びその制御方法を提供することである。

前記目的を達成するためになされた本発明によるＭＴＣＭＯＳ装置は、論理回路部と、スイッチング部と、フリップフロップ部と、ＭＴＣＭＯＳ装置の全体電力を調節する制御回路を含む電力調節部と、を有し、第１制御信号及び第２制御信号を生成する制御回路と、前記第１制御信号に応答する相対的に高いしきい電圧の前記スイッチング部と、相対的に低いしきい電圧の論理回路部と、前記低いしきい電圧の論理回路部のデータを保存し、前記第２制御信号に応答するフリップフロップと、を有し、前記制御回路は、初期化に必要な初期化制御回路と、スリープモードと活性モードの転換時に必要なタイミング制御回路を含み、前記制御回路は、前記ＭＴＣＭＯＳ装置が活性モードからスリープモードに変更される時、前記第２制御信号の論理状態を第１論理状態から第２論理状態に転換し、所定遅延時間ｔＤ１後、前記第１制御信号の論理状態を前記第２論理状態から前記第１論理状態に転換し、前記ＭＴＣＭＯＳ装置が前記スリープモードから前記活性モードに変更する時、前記第１制御信号の論理状態を前記第１論理状態から前記第２論理状態に転換し、前記ｔＤ１とは異なる所定遅延時間ｔＤ２後、前記第２制御信号の論理状態を前記第２論理状態から前記第１論理状態に転換させることを特徴とする。

ＭＴＣＭＯＳを制御するＭＴＣＭＯＳ制御回路は、前記ＭＴＣＭＯＳのスリープモードによって高電圧の電流制御スイッチのスイッチングを制御する第１制御信号ＳＣと、論理回路部のデータを保存するためのフリップフロップ部を制御する第２制御信号ＳＣＢとを出力し、前記ＭＴＣＭＯＳがスリープモードに転換される時は、前記ＭＴＣＭＯＳ制御回路は、前記第２制御信号を第１論理状態から第２論理状態に遷移し、所定の遅延時間ｔＤ１後に前記第１制御信号を第２論理状態から第１論理状態に遷移し、前記ＭＴＣＭＯＳが活性モードに転換される時は、前記ＭＴＣＭＯＳ制御回路は、前記第１制御信号を第１論理状態から第２論理状態に遷移し、所定の遅延時間ｔＤ２後に前記第２制御信号を第２論理状態から第１論理状態に遷移する。

望ましくは、前記ＭＴＣＭＯＳ制御回路は、所定のウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵに応答して前記ＭＴＣＭＯＳを活性モードに転換させ、所定の停止信号ＳＴＯＰ＿ＯＮに応答して前記ＭＴＣＭＯＳをスリープモードに転換させる。

さらに望ましくは、前記第１制御信号は、前記第２論理状態である時に前記電流制御スイッチをターンオンさせ、前記第１論理状態である時に前記電流制御スイッチをターンオフさせ、前記第２制御信号は、前記第２論理状態である時に前記フリップフロップ部を通じて前記論理回路部のデータを保存し、前記第１論理状態である時に前記フリップフロップ部をディセーブルさせる。

本発明の一実施例によるＭＴＣＭＯＳ制御回路は、外部の停止信号ＳＴＯＰ＿ＯＮを入力される第１バッファ、前記第１バッファから出力された信号を遅延させる第１遅延回路、外部の第１ウェークアップ信号ＥＸＴＷＫＵと第２ウェークアップ信号ＲＴＣＷＫＵとを入力される第１ＯＲゲート、前記第１ＯＲゲートから出力された信号を受ける第１インバータ、前記第１インバータから出力された信号を遅延させる第２遅延回路、前記第１インバータの出力信号、前記停止信号及び前記第１遅延回路の出力信号を入力されて前記第１制御信号ＳＣを出力する第１制御信号出力部、及び前記第１バッファの出力信号、前記停止信号及び前記第２遅延回路の出力信号を入力されて前記第２制御信号ＳＣＢを出力する第２制御信号出力部を含む。

本発明の他の実施例によるＭＴＣＭＯＳ制御回路は、前記第１遅延回路は、１つのフリップフロップより構成され、前記第２遅延回路は、２つの直列に連結されたフリップフロップより構成される。

望ましくは、前記第１制御信号出力部は、前記停止信号及び前記第１遅延回路の出力信号を入力される第１ＡＮＤゲート、前記第１ＡＮＤゲートの出力信号及び前記第１インバータの出力信号を入力される第１ＮＡＮＤゲート、及び前記第１ＮＡＮＤゲートの出力信号及び所定の２つの制御信号を入力されて第１制御信号を出力する第２ＯＲゲートを含む。

望ましくは、前記第２制御信号出力部は、前記停止信号及び前記第１バッファの出力信号を入力される第２ＡＮＤゲート、前記第２ＡＮＤゲートの出力信号及び前記第２遅延回路の出力信号を入力される第３ＡＮＤゲート、及び前記第３ＡＮＤゲートの出力信号及び所定の２つの制御信号を入力されて第２制御信号を出力する第４ＡＮＤゲートを含む。

本発明のさらに他の実施例によるＭＴＣＭＯＳを制御するＭＴＣＭＯＳ制御回路は、前記ＭＴＣＭＯＳのスリープモードによって高電圧の電流制御スイッチのスイッチングを制御する第１制御信号ＳＣと、論理回路部のデータを保存するためのフリップフロップ部を制御する第２制御信号ＳＣＢとを出力し、前記ＭＴＣＭＯＳがスリープモードに転換される時は、前記ＭＴＣＭＯＳ制御回路は、前記第２制御信号を第１論理状態から第２論理状態に遷移し、所定の遅延時間ｔＤ１後に、前記第１制御信号を第２論理状態から第１論理状態に遷移し、前記ＭＴＣＭＯＳが活性モードに転換される時は、前記ＭＴＣＭＯＳ制御回路は、前記第１制御信号を第１論理状態から第２論理状態に遷移し、所定の遅延時間ｔＤ２後に、前記第２制御信号を第２論理状態から第１論理状態に遷移するタイミング制御回路と、前記ＭＴＣＭＯＳの初期化で内部のリセットフリップフロップを初期化し、前記リセットフリップフロップから出力される信号を通じて前記第１制御信号を第２論理状態に初期化し、前記第２制御信号を第１論理状態に初期化する初期化制御回路とを含む。

本発明によるＭＴＣＭＯＳの活性モードを制御する方法は、所定の幅を有するロジックハイパルスを有する所定のウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵを出力する段階、前記所定のウェークアップ信号に応答して前記ＭＴＣＭＯＳの電流の流れを制御する第１制御信号をロジックハイに遷移する段階、前記第１制御信号がロジックハイに遷移した後、所定の遅延時間後に、前記ＭＴＣＭＯＳの論理回路部のデータを保存するためのフリップフロップ部を制御する第２制御信号をロジックローに遷移する段階、及び前記ＭＴＣＭＯＳをスリープモードに転換させる停止信号ＳＴＯＰ＿ＯＮをロジックローに遷移する段階を含む。

本発明によるＭＴＣＭＯＳのスリープモードを制御する方法は、前記ＭＴＣＭＯＳをスリープモードに転換させる停止信号ＳＴＯＰ＿ＯＮをロジックハイに遷移する段階、前記停止信号に応答して前記ＭＴＣＭＯＳの論理回路部のデータを保存するためのフリップフロップ部を制御する第２制御信号をロジックハイに遷移する段階、及び前記第２制御信号がロジックハイに遷移した後、所定の遅延時間後に、前記ＭＴＣＭＯＳの電流の流れを制御する第１制御信号をロジックローに遷移する段階を含む。

本発明によるＭＴＣＭＯＳによれば、ＭＴＣＭＯＳ内部制御信号をＭＴＣＭＯＳの各モード転換時、適切な遅延時間を通じて制御することによって、ＭＴＣＭＯＳのスリープモードに転換時にデータを正常的に保存でき、活性化モード時に充電された電荷を完全に放電して、ＭＴＣＭＯＳの動作中にデータを損傷せずに消費電力を最小化しつつも正常的な動作を制御可能にする。

本発明と本発明の動作の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。

以下、添付された図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。

図１は、一般的なＭＴＣＭＯＳの構造を示すブロック図である。

図１を参照すれば、ＭＴＣＭＯＳ装置１００は、電源電圧の第１電源電圧ＶＤＤと仮想接地電圧である第１動作電圧ＶＧＮＤとの間に論理回路部１０２（ここでは、“低いしきい電圧を有する論理回路部”または簡単に“論理回路部”と呼ばれる）を有し、仮想接地電圧ＶＧＮＤと接地電圧である第２電源電圧ＧＮＤとの間にＭＴＣＭＯＳ １００の動作如何をスイッチングするスイッチング部１０４（ここでは、“高いしきい電圧を有する回路制御スイッチ”と呼ばれる）を備える。また、論理回路部１０２のデータを保存できるフリップフロップ部１０６（ここでは、簡単に“フリップフロップ”と呼ばれる）及びＭＴＣＭＯＳの全体電力を調節する電力調節部（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｂｌｏｃｋ：ＰＭＢ）１０８を備える。

ＭＴＣＭＯＳは、１Ｖ以下の低電力電源領域で、電源電圧または接地電圧と論理回路部１０２との間にしきい電圧Ｖｔｈが比較的高いＭＯＳスイッチ１０４を直列に連結して回路を動作させる場合、すなわち活性化モードである場合に、このＭＯＳスイッチ１０４をターンオンさせて電源電圧ＶＤＤまたは接地電圧ＧＮＤをしきい電圧Ｖｔｈが比較的低い論理回路部１０２に供給して論理回路部１０２の動作速度を向上させ、論理回路部１０２の回路を使用していない場合、すなわちスリープモードには、ＭＯＳスイッチ１０４をターンオフさせて論理回路部１０２に電源電圧ＶＤＤまたは接地電圧ＧＮＤを遮断して、論理回路部１０２の漏れ電流を減らして、全体的なシステムの消費電力を最小化できる。

また、ＭＴＣＭＯＳは、ＭＯＳスイッチ１０４による面積の増大は生じるが、全体的な工程上の大きい変化なしにも設計の流れの修正のみで直ちに具現が可能であるという長所もある。

ＭＴＣＭＯＳ１００は、活性化モード時間よりスリープモード時間が長い携帯用ＬＳＩの消費電力を減らすのに非常に有用である。しかし、ＭＯＳスイッチ１０４がターンオフされる場合、論理回路部１０２に保存されているデータが損失されてしまう問題がある。

これを解決するための技術であって、｛Ｓ.Ｍｕｔｏｈ，ｅｔ ａｌ.，１Ｖ Ｈｉｇｈ−Ｓｐｅｅｄ Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ ０.５ｍｍ Ｍｕｌｔｉｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ ＣＭＯＳ，ＩＥＥＥ Ｉｎｔ．ＡＳＩＣ Ｃｏｎｆ.，Ｓｅｐｔ.，ｐｐ.１８６〜１８９．１９９３｝及び［Ｓ.Ｍｕｔｏｈ，ｅｔ ａｌ.，Ａ１−Ｖ Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｈｉｇｈ−Ｓｐｅｅｄ Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｍｕｌｔｉｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ ＣＭＯＳ，ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ.３０．Ｎｏ.８，ｐｐ.８４７〜８５３，１９９５］に記述されたＣｏｎｖｅｎｔｉｏｎａｌ ＭＴＣＭＯＳ ＦＦ技術と、
［Ｓ.Ｓｈｉｇｅｍａｔｓｕ，ｅｔ ａｌ.,Ａ１−Ｖ ｈｉｇｈ−ｓｐｅｅｄ ＭＴＣＭＯＳ ｃｉｒｃｕｉｔ ｓｃｈｅｍｅ ｆｏｒ ｐｏｗｅｒ−ｄｏｗｎ ａｐｐｌｉｃａｔｉｏｎｓ，ＶＬＳＩ Ｓｙｍｐ.，ｐｐ.１２５〜１２６,１９９５］、［Ｓ.Ｍｕｔｏｈ，ｅｔ ａｌ.，Ａ１−Ｖ Ｍｕｌｔｉｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ ＣＭＯＳ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｍｏｂｉｌｅ Ｐｈｏｎｅ Ａｐｐｌｉｃａｔｉｏｎ，ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ.３１．Ｎｏ.１１，ｐｐ.１７９５〜１８０２，１９９６］及び［Ｓ.Ｓｈｉｇｅｍａｔｓｕ，ｅｔ ａｌ.，Ａ１−Ｖ Ｈｉｇｈ−Ｓｐｅｅｄ ＭＴＣＭＯＳ Ｃｉｒｃｕｉｔ Ｓｃｈｅｍｅ ｆｏｒ Ｐｏｗｅｒ−Ｄｏｗｎ Ａｐｐｌｉｃａｔｉｏｎ Ｃｉｒｃｕｉｔ，ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ.３２．Ｎｏ.６，ｐｐ.８６１〜８６９,１９９７］に開示されたＢａｌｌｏｏｎ ＦＦ技術と、
［Ｈ.Ｍａｋｉｎｏ，ｅｔ ａｌ.，Ａｎ Ａｕｔｏ−Ｂａｃｋｇａｔｅ−Ｃｏｎｔｒｏｌｌｅｄ ＭＴ−ＣＭＯＳ Ｃｉｒｃｕｉｔ，ＶＬＳＩ Ｓｙｍｐ.，ｐｐ.４２〜４３，１９９８］に記述されたＡＢＣ（Ａｕｔｏ Ｂａｃｋｇａｔｅ Ｃｏｎｔｒｏｌｌｅｄ）−ＭＴＣＭＯＳ技術と、［Ｋ.Ｋｕｍａｇａｉ，ｅｔ ａｌ.，Ａ Ｎｏｖｅｌ Ｐｏｗｅｒｉｎｇ−ｄｏｗｎ Ｓｃｈｅｍｅ ｆｏｒ Ｌｏｗ Ｖｔ ＣＭＯＳ Ｃｉｒｃｕｉｔ，ＶＬＳＩ Ｓｙｍｐ.，ｐｐ.４４〜４５,１９９８］に記述されたＶＲＣ（Ｖｉｒｔｕａｌ ｐｏｗｅｒ／ｇｒｏｕｎｄ Ｒａｉｌ Ｃｌａｍｐ）技術と、
［Ｋ.Ｔ.Ｐａｒｋ，Ｈ.Ｓ.Ｗｏｎ，ｅｔ ａｌ，“Ａ Ｎｅｗ Ｌｏｗ−Ｐｏｗｅｒ Ｅｄｇｅ−Ｔｒｉｇｇｅｒｅｄ ａｎｄ Ｌｏｇｉｃ−Ｅｍｂｅｄｅｄ ＦＦ Ｕｓｉｎｇ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ−Ｔｒａｎｓｉｓｔｏｒｓ Ｃｉｒｃｕｉｔ”，ＩＴＣ−ＣＳＣＣ，２００１］に記述されたＣＰＦＦ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ−ｔｒａｎｓｉｓｔｏｒ Ｆｌｉｐ Ｆｌｏｐ）技術と、がある。

このような解決技術のうちＣＰＦＦは、面積、速度、消費電力の側面で優秀な特徴を示す。

図２は、図１のＣＰＦＦ １０６のＣＰＦＦ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ−ｂａｓｅｄ Ｆｌｉｐ Ｆｌｏｐ）についての一実施例を示す回路である。

Ｂａｌｌｏｏｎ ＦＦのような場合、スリープモードと活性化モード時、フリップフロップを制御するために複雑な制御回路が必要であり、論理回路部のフリップフロップ種類によって制御方式及び回路が異なって設計されなければならないが、図２に示されたＣＰＦＦは、狭い面積で低電力、高速動作が可能であり、電源を遮断して回路を動作させないシステムの構成要素として使われる時、ラッチされたデータを保存するための回路をさらに設置する必要がないＣＰＦＦである。

図２に示されたＣＰＦＦは、クロック信号ＣＬＫと前記クロック信号ＣＬＫを所定の時間遅延させた遅延クロック信号との間の遅延時間を感知し、前記遅延された時間差に該当する時間の間に入力データを受信し、新たな入力データが受信されるまで以前入力データをラッチする。図２のＣＰＦＦは、データを保存するためのタイミング設計が従来のフリップフロップに比べて非常に簡単であるという長所がある。

図１のＰＭＢ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｂｌｏｃｋ）１０８は、ＭＴＣＭＯＳ １００のＭＯＳスイッチ（あるいはＣＣＳセル）１０４を制御するための第１制御信号ＳＣとＣＰＦＦ １０６を制御するための第２制御信号ＳＣＢとを出力する。

図１のＭＴＣＭＯＳ １００をエラーなしに正常に動作させるためには、ＰＭＢ １０８内にＭＴＣＭＯＳ １００の初期化過程とスリープモード及び活性化モードの転換過程とを適切に制御するための制御回路、すなわちＭＴＣＭＯＳ制御回路が含まれなければならない。

図３は、本発明によるＭＴＣＭＯＳ制御回路を示すブロック図である。

図３を参照すれば、ＭＴＣＭＯＳ制御回路３００は、ＭＴＣＭＯＳの初期化に必要な初期化制御回路３０２及びスリープモードと活性化モードの転換時に必要なタイミング制御回路３０４を含む。また、ＭＴＣＭＯＳ制御回路３００は、図１のＰＭＢ １０８の内部制御信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵ，ＳＴＯＰ＿ＯＮを入力され、前記初期化制御回路３０２及びタイミング制御回路３０４から出力される信号とＰＭＢ内部の他の信号との論理和を通じて第１制御信号ＳＣを出力し、論理積を通じて第２制御信号ＳＣＢを出力する。論理部１０２は、図３で一つのインバータとして示されたが、さらに複雑な形態の論理部がＭＴＣＭＯＳ装置内に提供されうる。

図４は、ＭＴＣＭＯＳの初期化に必要な初期化制御回路の回路図である。

図４に示された初期化制御回路４００は、ＭＴＣＭＯＳの初期化を制御する部分であって、ＭＴＣＭＯＳチップの初期パワーアップ時にＰＯＲ（Ｐｏｗｅｒ−Ｏｎ−Ｒｅｓｅｔ）信号を使用してリセットフリップフロップ４０２をリセットさせて、第１制御信号ＳＣをハイレベルに初期化し、第２制御信号ＳＣＢをローレベルに初期化する役割を行う。

図４を参照すれば、初期化制御回路４００は、リセットフリップフロップ４０２、ＡＮＤゲート４０４、ＯＲゲート４０６及びパワーオンリセット回路（ＮＰＯＲＳＴ）４０８より構成されている。リセットフリップフロップ４０２の入力端ＲＮは、パワーオンリセット回路４０８の出力端ＰＯＲと連結されており、リセットフリップフロップ４０２の出力端Ｑ及びＱＮは、それぞれ３入力ＡＮＤゲート４０４、３入力ＯＲゲート４０６に連結され、ＡＮＤ回路の出力は第２制御信号ＳＣＢであり、ＯＲゲートの出力は第１制御信号ＳＣである。

ＭＴＣＭＯＳ回路の初期化時、３入力ＡＮＤゲート４０４及び３入力ＯＲゲート４０６の異なる入力信号は、ローレベルまたはハイレベルに固定されている。

リセットフリップフロップ４０２の入力信号は、パワーオンリセット回路４０８の出力信号であって、電源電圧ＶＤＤが適正電圧以上になった場合、出力信号が第１論理状態（以下、例えばローレベル）から第２論理状態（以下、たとえばハイレベル）に変更され、この信号は、前記リセットフリップフロップ４０２回路を初期化させる。

リセットフリップフロップ４０２の第１出力信号Ｑは、第１論理状態になり、第２出力信号ＱＮは、第２論理状態になって出力される。これにより、３入力ＡＮＤ回路４０４の入力信号としてリセットフリップフロップ４０２の第１出力信号Ｑが印加されることによって、ＡＮＤ回路４０４の出力信号である第２制御信号ＳＣＢは、第１論理状態を維持し、これはＭＴＣＭＯＳの特定フリップフロップＣＰＦＦの入力信号に連結される。

一方、ＯＲ回路４０６の入力信号としてリセットフリップフロップ４０２の第２出力信号ＱＮが印加されることによって、ＯＲ回路４０６の出力の第１制御信号ＳＣは、第２論理状態を維持する。また、ＭＴＣＭＯＳ回路の初期化時、ＡＮＤ回路４０４の他の入力信号は、第２論理状態に固定されており、ＯＲ回路４０６の他の入力信号は、第１論理状態に固定されている。

一方、ＭＴＣＭＯＳ制御回路に必要な他の１つは、ＭＴＣＭＯＳチップの動作のうちスリープモードに進入する時と活性化モードに進入する時、第１及び第２制御信号のタイミングを制御するタイミング制御回路３０４である。

本発明によるタイミング制御回路３０４は、ＭＴＣＭＯＳがスリープモードに入る時、あらかじめＣＰＦＦにデータを保存できるように第１制御信号と第２制御信号との間に適切な遅延時間をおいてタイミング関係を調節し、また、ＭＴＣＭＯＳが活性化モードに入る時にも、ＣＰＦＦに保存されたデータをＭＴＣＭＯＳの論理回路部で適切に利用できるように前記第１制御信号と前記第２制御信号との間に適切な遅延時間をおくように制御する役割を行う。

図５は、本発明によるタイミング制御回路の入出力信号を示すタイミング図である。

図５を参照すれば、図５は、図３のＭＴＣＭＯＳ制御回路に入力される入力信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵ，ＳＴＯＰ＿ＯＮと出力される制御信号ＳＣ，ＳＣＢとのタイミング関係を示している。

まず、ＭＴＣＭＯＳが活性化モードで、スリープモードに転換される場合を説明すれば、外部の２つのウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵは、第１論理状態に留まっており、ＭＴＣＭＯＳをスリープモードに進入するように指示する所定の停止信号ＳＴＯＰ＿ＯＮは、第１論理状態から第２論理状態に遷移する。それにより、第２論理状態に遷移された停止信号ＳＴＯＰ＿ＯＮを入力されたタイミング制御回路３０４は、ＣＰＦＦを制御する第２制御信号ＳＣＢを第１論理状態から第２論理状態に遷移させて出力する。そして、第１遅延時間ｔＤ１後にタイミング制御回路３０４は、ＭＯＳスイッチング部ＣＣＳを制御する第１制御信号ＳＣを第２論理状態から第１論理状態に遷移させて出力する。

それにより、第２制御信号ＳＣＢが第２論理状態になると、ＭＴＣＭＯＳの論理回路部のラッチやフリップフロップに保存されたデータをＣＰＦＦに保存する。次いで、第１遅延時間ｔＤ１後に第１制御信号ＳＣが第１論理状態になると、ＭＯＳスイッチ部ＣＣＳがターンオフされ、ＭＴＣＭＯＳは、スリープモードに遷移される。

したがって、ＭＴＣＭＯＳがスリープモードに遷移される前に論理回路部のデータをＣＰＦＦに保存する。

ＭＴＣＭＯＳがスリープモードから活性化モードに転換される場合を説明すれば、ＭＴＣＭＯＳを活性化モードに転換させるために、外部の２つのウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵが第１論理状態から第２論理状態を有するパルス信号に転換されてＭＴＣＭＯＳ制御回路に入力される。それにより、タイミング制御回路３０４は、ＭＯＳスイッチング部ＣＣＳを制御する第１制御信号ＣＳを第１論理状態からＭＯＳスイッチング部をターンオンさせる第２制御状態に遷移させて出力する。そして、第２遅延時間ｔＤ２後にタイミング制御回路３０４は、ＣＰＦＦを制御する第２制御信号ＳＣＢを第２論理状態からＣＰＦＦをディセーブルする第１論理状態に遷移させて出力する。次いで、所定の停止信号ＳＴＯＰ＿ＯＮは、第２論理状態から第１論理状態に遷移される。

ここで、第２遅延時間ｔＤ２は、スリープモードから活性化モードに転換される時、スリープモード時、チャージされた第１動作電源、すなわち仮想接地電源ＶＧＮＤの電荷を完全放電するまでにかかる時間であって、全体の仮想接地電源ＶＧＮＤネットワークのＲＣ時定数によって決定される。

それにより、第１制御信号ＳＣが第２論理状態になってＭＯＳスイッチングに入力されれば、ＭＴＣＭＯＳのＭＯＳスイッチング部は、ターンオンして論理回路部に電流を供給す。したがって、ＭＴＣＭＯＳは、活性化モードになって論理回路部が動作される。また、この状態で、第２制御信号ＳＣＢは第２論理状態であるため、ＣＰＦＦにはデータがそのまま保存されており、論理回路部は、ＣＰＦＦに保存されたデータを利用してスリープモードに転換される前のデータを回復できる。次いで、第２遅延時間ｔＤ２後に第２制御信号ＳＣＢが第２論理状態から第１論理状態に遷移されて、ＣＰＦＦはディセーブル状態になる。

したがって、ＭＴＣＭＯＳが活性化モードに遷移された後にもＣＰＦＦに保存されたデータを読出して利用できる。

図６は、図５の動作のための本発明の一実施例によるタイミング制御回路の回路図である。

図６を参照すれば、タイミング制御回路６００は、外部の停止信号ＳＴＯＰ＿ＯＮを受ける第１バッファ６０２、前記第１バッファ６０２から出力された信号を遅延させる第１遅延回路６０４、外部の第１ウェークアップ信号ＥＸＴＷＫＵと第２ウェークアップ信号ＲＴＣＷＫＵとを入力される第１ＯＲゲート６０６、前記第１ＯＲゲート６０６から出力された信号を受ける第１インバータ６０８、前記第１インバータ６０８から出力された信号を遅延させる第２遅延回路６１０、前記第１インバータ６０８、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第１遅延回路６０４の出力信号を入力されて前記第１制御信号ＳＣを出力する第１制御信号出力部６１２及び前記第１バッファ６０２、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第２遅延回路６１０の出力信号を入力されて前記第２制御信号ＳＣＢを出力する第２制御信号出力部６１４を含む。

また、前記第１制御信号出力部６１２は、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第１遅延回路６０４の出力信号を入力される第１ＡＮＤゲート６１６、前記第１ＡＮＤゲート６１６の出力信号及び前記第１インバータ６０８の出力信号を入力される第１ＮＡＮＤゲート６１８及び前記第１ＮＡＮＤゲート６１８の出力信号及び所定の２つの制御信号‘０’を入力されて第１制御信号ＳＣを出力する第２ＯＲゲート６２０を含む。

この時、３入力ＯＲゲート６２０の異なる２つの入力信号は、第１論理状態に固定されている。

また、前記第２制御信号出力部６１４は、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第１バッファ６０２の出力信号を入力される第２ＡＮＤゲート６２２、前記第２ＡＮＤゲート６２２の出力信号及び前記第２遅延回路６１０の出力信号を入力される第３ＡＮＤゲート６２４及び前記第３ＡＮＤゲート６２４の出力信号及び所定の２つの制御信号‘１’を入力されて第２制御信号ＳＣＢを出力する第４ＡＮＤゲート６２６を含む。

この時、３入力ＡＮＤゲート６２６の異なる２つの入力信号は、第２論理状態に固定されている。

図６に示されたタイミング制御回路は、ＭＴＣＭＯＳが活性化モードからスリープモードに転換する時、外部ウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵは、常に第１論理状態を維持し、停止信号ＳＴＯＰ＿ＯＮが第１論理状態から第２論理状態に転換する時、第２制御信号ＳＣＢが第１論理状態から第２論理状態に転移される。また、第１遅延回路６０４によって第１遅延時間ｔＤ１ほど遅延されて第１制御信号ＳＣが第２論理状態から第１論理状態に転移される。

また、ＭＴＣＭＯＳがスリープモードから活性化モードに転換される時には、停止信号ＳＴＯＰ＿ＯＮは、常に第２論理状態を維持し、２つのウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵが第１論理状態から第２論理状態に転換する時、まず第１制御信号ＳＣが第１論理状態から第２論理状態に転移され、第２遅延回路６１０によって第２遅延時間ｔＤ２ほど遅延されて第２制御信号ＳＣＢが第２論理状態から第１論理状態に転移される。この時、第２遅延時間ｔＤ２は、スリープモード時にチャージされた仮想接地電圧ＶＧＮＤラインの電荷を完全放電するまでにかかる時間であって、全体の仮想接地ネックワークのＲＣ時定数を考慮して決定される。

図７は、図５の動作のための本発明の他の実施例によるタイミング制御回路の回路図である。

図７を参照すれば、タイミング制御回路７００は、外部の停止信号ＳＴＯＰ＿ＯＮを受ける第１バッファ７０２、前記第１バッファ７０２から出力された信号を遅延させる第１フリップフロップ７０４、外部の第１ウェークアップ信号ＥＸＴＷＫＵと第２ウェークアップ信号ＲＴＣＷＫＵとを入力される第１ＯＲゲート７０６、前記第１ＯＲゲート７０６から出力された信号を受ける第１インバータ７０８、前記第１インバータ７０８から出力された信号を遅延させる直列に連結された第２フリップフロップ７１０と第３フリップフロップ７１１、前記第１インバータ７０８、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第１フリップフロップ７０４の出力信号を入力されて前記第１制御信号ＳＣを出力する第１制御信号出力部７１２及び前記第１バッファ７０２、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第３フリップフロップ７１１の出力信号を入力されて前記第２制御信号ＳＣＢを出力する第２制御信号出力部７１４を含む。

また、前記第１制御信号出力部７１２は、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第１フリップフロップ７０４の出力信号を入力される第１ＡＮＤゲート７１６、前記第１ＡＮＤゲート７１６の出力信号及び前記第１インバータ７０８の出力信号を入力される第１ＮＡＮＤゲート７１８及び前記第１ＮＡＮＤゲート７１８の出力信号及び所定の２つの制御信号‘０’を入力されて第１制御信号ＳＣを出力する第２ ＯＲゲート７２０を含む。

この時、３入力ＯＲゲート７２０の異なる２つの入力信号は、第１論理状態に固定されている。

また、前記第２制御信号出力部７１４は、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第１バッファ７０２の出力信号を入力される第２ＡＮＤゲート７２２、前記第２ＡＮＤゲート７２２の出力信号及び前記第３フリップフロップ７１１の出力信号を入力される第３ＡＮＤゲート７２４及び前記第３ＡＮＤゲート７２４の出力信号及び所定の２つの制御信号‘１’を入力されて第２制御信号ＳＣＢを出力する第４ＡＮＤゲート７２６を含む。

この時、３入力ＡＮＤゲート７２６の異なる２つの入力信号は、第２論理状態に固定されている。

また、図７のフリップフロップを通じた遅延時間は、クロック信号ＲＴＣ＿ＣＬＫの周期ほど遅延されて決定される。

図７に示されたタイミング制御回路は、ＭＴＣＭＯＳが活性化モードからスリープモードに転換する時、外部ウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵは常に第１論理状態を維持し、停止信号ＳＴＯＰ＿ＯＮが第１論理状態から第２論理状態に転換する時、第２制御信号ＳＣＢが第１論理状態から第２論理状態に転移される。また、第１フリップフロップ７０４によって第１遅延時間ｔＤ１ほど遅延されて第１制御信号ＳＣが第２論理状態から第１論理状態に転移される。

また、ＭＴＣＭＯＳがスリープモードから活性化モードに転換される時には、停止信号ＳＴＯＰ＿ＯＮは常に第２論理状態を維持し、２つのウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵが第１論理状態から第２論理状態に転換する時、まず第１制御信号ＳＣが第１論理状態から第２論理状態に転移され、第２フリップフロップ７１０と第３フロップ７１１から成る第２遅延回路によって第２遅延時間ｔＤ２ほど遅延されて第２制御信号ＳＣＢが第２論理状態から第１論理状態に転移される。この時、第２遅延時間ｔＤ２は、スリープモード時にチャージされた仮想接地電圧ＶＧＮＤラインの電荷を完全放電するまでにかかる時間であって、全体の仮想接地ネックワークのＲＣ時定数を考慮して決定される。

本発明は、図面に示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。

本発明によるＭＴＣＭＯＳによれば、低電力を利用した集積回路に利用され、多様なＬＳＩまたはメモリ半導体装置に使用されうる。

一般的なＭＴＣＭＯＳ装置の構造を示すブロック図である。 図１のＣＰＦＦについての一実施例を示す回路である。 本実施形態によるＭＴＣＭＯＳ装置の制御回路を示すブロック図である。 本実施形態によるＭＴＣＭＯＳの初期化に必要な初期化制御回路のブロック図である。 本実施形態によるタイミング制御回路の入出力信号を示すタイミング図である。 図５の動作のための本発明の一実施形態によるタイミング制御回路を示す回路図である。 図５の動作のための本発明の他の実施形態によるタイミング制御回路を示す回路図である。

符号の説明

１０２ 論理部
１０４ ＭＯＳスイッチ
１０６ ＣＰＦＦ
１０８ ＰＭＢ
３００ ＭＴＣＯＭＯＳ制御回路
３０２ 初期化制御回路
３０４ タイミング制御回路
ＥＸＴＷＫＵ，ＲＴＣＷＫＵ，ＳＴＯＰ＿ＯＮ 内部制御信号
ＳＣ 第１制御信号
ＳＣＢ 第２制御信号
ＧＮＤ 接地電圧
ＶＤＤ 電源電圧
ＶＧＮＤ 仮想接地電圧

Claims (10)

1. 論理回路部と、スイッチング部と、フリップフロップ部と、
   ＭＴＣＭＯＳ装置の全体電力を調節する制御回路を含む電力調節部と、を有し、
   前記制御回路は、第１制御信号及び第２制御信号を生成し、
   前記スイッチング部は、前記第１制御信号に応答する相対的に高いしきい電圧であり、
   前記論理回路部は、相対的に低いしきい電圧であり、
   前記フリップフロップは、前記第２制御信号に応答して前記低いしきい電圧の論理回路部のデータを保存し、
   前記制御回路は、初期化に必要な初期化制御回路と、スリープモードと活性モードの転換時に必要なタイミング制御回路を含み、
   前記制御回路は、
   ＭＴＣＭＯＳ装置が活性モードからスリープモードに変更される時、前記第２制御信号の論理状態を第１論理状態から第２論理状態に転換し、所定の遅延時間ｔＤ１後、前記第１制御信号の論理状態を前記第２論理状態から前記第１論理状態に転換し、
   前記ＭＴＣＭＯＳ装置が前記スリープモードから前記活性モードに変更される時、前記第１制御信号の論理状態を前記第１論理状態から前記第２論理状態に転換し、前記ｔＤ１とは異なる所定の遅延時間ｔＤ２後、前記第２制御信号の論理状態を前記第２論理状態から前記第１論理状態に転換させる、ことを特徴とするＭＴＣＭＯＳ装置。
2. 前記制御回路は、所定のウェークアップ信号ＥＸＴＷＫＵ，ＲＴＣＷＫＵに応答して前記ＭＴＣＭＯＳ装置をスリープモードから活性モードに転換させ、所定の停止信号ＳＴＯＰ＿ＯＮに応答して前記ＭＴＣＭＯＳ装置を前記活性モードから前記スリープモードに転換させることを特徴とする請求項１に記載のＭＴＣＭＯＳ装置。
3. 前記第１制御信号は、前記第２論理状態である時に前記電流制御スイッチをターンオンさせ、前記第１論理状態である時に前記電流制御スイッチをターンオフさせ、
   前記第２制御信号は、前記第２論理状態である時に前記フリップフロップ部を通じて前記論理回路部のデータを保存し、前記第１論理状態である時に前記フリップフロップ部をディセーブルさせることを特徴とする請求項１に記載のＭＴＣＭＯＳ装置。
4. 前記制御回路は、
   外部の停止信号ＳＴＯＰ＿ＯＮを入力される第１バッファと、
   前記第１バッファから出力された信号を遅延させる第１遅延回路と、
   外部の第１ウェークアップ信号ＥＸＴＷＫＵと第２ウェークアップ信号ＲＴＣＷＫＵとを入力される第１ＯＲゲートと、
   前記第１ＯＲゲートから出力された信号を受ける第１インバータと、
   前記第１インバータから出力された信号を遅延させる第２遅延回路と、
   前記第１インバータの出力信号、前記停止信号ＳＴＯＰ＿ＯＮ及び前記第１遅延回路の出力信号を入力されて１つ以上の論理動作を行って、前記第１制御信号を出力する第１制御信号出力部と、
   前記第１バッファの出力信号、前記停止信号及び前記第２遅延回路の出力信号を入力されて１つ以上の論理動作を行って、前記第２制御信号を出力する第２制御信号出力部と、を含むことを特徴とする請求項１に記載のＭＴＣＭＯＳ装置。
5. 前記第１遅延回路は、１つのフリップフロップを含み、
   前記第２遅延回路は、直列に連結された複数のフリップフロップを含むことを特徴とする請求項４に記載のＭＴＣＭＯＳ装置。
6. 前記第１制御信号出力部は、
   前記停止信号及び前記第１遅延回路の出力信号を入力される第１ＡＮＤゲートと、
   前記第１ＡＮＤゲートの出力信号及び前記第１インバータの出力信号を入力される第１ＮＡＮＤゲートと、
   前記第１ＮＡＮＤゲートの出力信号及び所定の２つの制御信号を入力されて第１制御信号を出力する第２ＯＲゲートと、を含むことを特徴とする請求項４又は５に記載のＭＴＣＭＯＳ装置。
7. 前記第２制御信号出力部は、
   前記停止信号及び前記第１バッファの出力信号を入力される第２ＡＮＤゲートと、
   前記第２ＡＮＤゲートの出力信号及び前記第２遅延回路の出力信号を入力される第３ＡＮＤゲートと、
   前記第３ＡＮＤゲートの出力信号及び所定の２つの制御信号を入力されて第２制御信号を出力する第４ＡＮＤゲートと、を含むことを特徴とする請求項４又は５に記載のＭＴＣＭＯＳ装置。
8. 第１制御信号に応答する相対的に高いしきい電圧のスイッチング部と、相対的に低い
   しきい電圧の論理回路部と、第２制御信号に応答して前記低いしきい電圧の論理回路部の
   データを保存するフリップフロップと、ＭＴＣＭＯＳ装置の全体電力を調節する制御回路を含む電力調節部と、を有し、前記制御回路は、第１制御信号及び第２制御信号を生成し、前記制御回路は、初期化に必要な初期化制御回路と、スリープモードと活性モードの転換時に必要なタイミング制御回路を含むＭＴＣＭＯＳ装置の制御方法において、
   前記ＭＴＣＭＯＳ装置のスリープモードへの進入に応答して、前記第２制御信号の論理
   状態を転換し、第１遅延後、前記第１制御信号の論理状態を転換する段階と、
   前記ＭＴＣＭＯＳ装置の活性モードへの進入に応答して、前記第１制御信号の論理状態
   を転換し、前記第１遅延とは異なる第２遅延後、前記第２制御信号の論理状態を転換する
   段階と、を有することを特徴とするＭＴＣＭＯＳ装置の制御方法。
9. 前記第２遅延は、前記第１遅延より長いことを特徴とする請求項８に記載のＭＴＣＭＯＳ装置の制御方法。
10. 前記ＭＴＣＭＯＳ装置のスリープモードへの進入に応答して、前記第２制御信号の論理状態を転換し、第１遅延後、前記第１制御信号の論理状態を転換する段階では、前記ＭＴＣＭＯＳ装置のスリープモードへの進入に応答して、前記第２制御信号の論理状態を第１論理状態から第２論理状態に転換し、前記第１遅延後、前記第１制御信号の論理状態を前記第２論理状態から前記第１論理状態に転換し、
    前記ＭＴＣＭＯＳ装置の活性モードへの進入に応答して、前記第１制御信号の論理状態を転換し、前記第１遅延とは異なる第２遅延後、前記第２制御信号の論理状態を転換する段階では、前記ＭＴＣＭＯＳ装置の活性モードへの進入に応答して、前記第１制御信号の論理状態を前記第１論理状態から前記第２論理状態に転換し、前記第１遅延とは異なる前記第２遅延後、前記第２制御信号の論理状態を前記第２論理状態から前記第１論理状態に転換することを特徴とする請求項８に記載のＭＴＣＭＯＳ装置の制御方法。

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