JP2004336432A - 半導体集積回路 - Google Patents
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Abstract
【課題】スタンバイ時の消費電流を有効に抑制することができる半導体集積回路を提供すること。
【解決手段】内部回路40の電源の供給経路にはpチャネルMOSトランジスタ50がスイッチ回路として介挿される。スタンバイ時には外部から入力端子10を介してスタンバイ制御信号が入力され、インタフェース20を介してパワーダウン用レジスタ30に格納される。この結果、パワーダウン用レジスタ30からパワーダウン制御信号SPWDがpチャネルMOSトランジスタ50のゲートに出力され、これを受けてpチャネルMOSトランジスタ50がオフ状態になり、内部回路40に対する電源を遮断する。従って、内部回路40で消費される電流がなくなり、スタンバイ時の消費電流が有効に抑制される。
【選択図】 図1
【解決手段】内部回路40の電源の供給経路にはpチャネルMOSトランジスタ50がスイッチ回路として介挿される。スタンバイ時には外部から入力端子10を介してスタンバイ制御信号が入力され、インタフェース20を介してパワーダウン用レジスタ30に格納される。この結果、パワーダウン用レジスタ30からパワーダウン制御信号SPWDがpチャネルMOSトランジスタ50のゲートに出力され、これを受けてpチャネルMOSトランジスタ50がオフ状態になり、内部回路40に対する電源を遮断する。従って、内部回路40で消費される電流がなくなり、スタンバイ時の消費電流が有効に抑制される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特にスタンバイ時の消費電流を抑制するための技術に関する。
【0002】
【従来の技術】
近年、半導体集積回路の高機能化、高集積化、高速化に対する要求に応えるため、MOSトランジスタ等のデバイス構造の微細化が推し進められている。この一方、近年の携帯端末の普及に伴い、半導体集積回路の低消費電力化に対する要求も厳しくなってきており、スタンバイ時の消費電流も削減する必要に迫られている。ここで、一般に、MOSトランジスタの場合、微細化によりゲート長が短くなると、短チャネル効果によりMOSトランジスタのサブスレッシュホールド電流が増加するため、スタンバイ電流が増加する傾向を示す。即ち、MOSトランジスタのサブスレッシュホールド電流は、図6(a)の特性曲線Aに示すように、ゲート電圧が0Vに近づくにつれて指数関数的に減少するが、ゲート電圧が0Vになっても完全には0Aにならない。また、同図の特性曲線Aに比べてゲートしきい値の低い特性曲線Bに示すように、MOSトランジスタのゲートしきい値が低くなる程、サブスレッシュホールド電流が指数関数的に増加する傾向を示す。なお、図6(a)において縦軸は対数表示となっている。
【0003】
この現象(短チャネル効果)は、ドレイン及びソース近傍の空乏層が広がることによってゲート下の基板電位が上がるためで、nチャネルMOSトランジスタの場合、下式(1)の関係から、基板電位が上がるとゲートしきい値が下がる。従って、サブスレッシュホールド電流が増加する結果となる。
Vth=Vfb+2φf+1/Cox・{2・εs・qNa(2φf+Vbs)}2 …(1)
ただし、Vfbはフラットバンド電圧、φfはフェルミポテンシャル、εsは半導体誘電率、Coxはゲート容量、Naはドープ濃度、qは電子の電荷、Vbsはバックバイアス電圧である。
【0004】
消費電流を抑制するための第1の従来技術として、基板バイアスを制御することによりMOSトランジスタのサブスレッシュホールド電流を低減させた半導体集積回路に関する技術がある(特許文献1参照)。この従来技術では、ブロック毎に基板バイアス制御を行ってサブスレッシュホールド電流を制御することにより、高速性と低電力性を実現している。
また、第2の従来技術として、信号経路の入力端から末端に向かう程、ゲートしきい値の絶対値や基板電位を大きくすることにより、動作の高速性とスタンバイ電流の低減を図ったデコード回路に関する技術がある(特許文献2参照)。この技術では、動作確率の高い入力端のゲートしきい値等を小さくすることにより動作の高速性を維持し、動作確率の低い末端のゲートしきい値等を高くすることによりスタンバイ電流の低減を図っている。
さらに、第3の従来技術として、MOSトランジスタのガンマファクタ(基板係数)やゲートしきい値を制御するCMOS回路に関する技術がある(特許文献3参照)。この従来技術では、高電位電源に接続されるPMOSトランジスタと低電位電源に接続されるNMOSトランジスタの各ガンマファクタまたはゲートしきい値を大きく設定し、これらの間に接続されるMOSトランジスタのガンマファクタまたはゲートしきい値を小さく設定することにより、動作モード時の動作低下を最小化し、スタンバイモード時のサブスレッシュホールド電流を最小化している。
【0005】
【特許文献1】
特開平10−190444号公報(段落番号0023、図1)
【特許文献2】
特許第2689950号明細書(段落番号0014、図1)
【特許文献3】
特許第3107545号明細書(段落番号0035〜36、図1)
【0006】
【発明が解決しようとする課題】
しかしながら、上述の従来技術によれば、個々のMOSトランジスタのサブスレッシュホールド電流を低減することはできるが、少ないながらも各MOSトランジスタでサブスレッシュホールド電流が発生する。従って、半導体集積回路の大規模化に伴ってMOSトランジスタの個数が著しく増加すると、個々のMOSトランジスタのサブスレッシュホールド電流の総和として現れるスタンバイ電流も増加するという問題がある。従って、この半導体集積回路をバッテリー駆動の携帯端末等に搭載した場合にはその消費電力が増え、バッテリーの稼動時間が短くなる。
この発明は、上記事情に鑑みてなされたもので、スタンバイ時の消費電流を有効に抑制することができる半導体集積回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、この発明に係る半導体集積回路は、MOSトランジスタを用いて構成された内部回路を有する半導体集積回路であって、前記内部回路の電源またはグランドの供給経路に介挿されたスイッチ回路と、前記内部回路を構成するMOSトランジスタのゲート長よりも大きな値のゲート長を有するMOSトランジスタから構成され、スタンバイ時に前記スイッチ回路を開放する制御回路と、を備えたことを特徴とする。この構成によれば、スタンバイ時に内部回路の電源の供給経路が遮断される。従って、内部回路を構成するMOSトランジスタの特性に関係なく、即ち、MOSトランジスタのサブスレッシュホールド電流の大小に関係なく、この内部回路で消費されるスタンバイ電流を抑えることが可能になる。
【0008】
また、上記半導体集積回路において、前記制御回路は、外部信号を入力するためのインタフェース回路と、前記インタフェース回路を介して外部から供給された制御信号を格納するレジスタ回路と、を備えたことを特徴とする。また、前記レジスタ回路に格納された制御信号がスタンバイモードを示すものである場合、前記スイッチ回路が開状態となることを特徴とする。また、メモリセルが行列状に配列されてなるメモリ回路と、前記メモリ回路に対する電源の供給経路に介挿され、前記レジスタ回路に格納された制御信号に応答して開閉するスイッチ回路と、バックアップ用の補助電源を前記メモリ回路に供給する補助電源回路と、を更に備えたことを特徴とする。
【0009】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施形態を説明する。
(第1の実施形態)
図1は、この発明の第1の実施形態に係る半導体集積回路の構成を概略的に示すブロック図である。この半導体集積回路は、MOSトランジスタを用いて構成され、入力端子10、インタフェース20、パワーダウン用レジスタ30、内部回路40、pチャネルMOSトランジスタ50、電源端子60、グランド端子70を含んで構成されている。ここで、インタフェース20は、外部信号を入力するためのもので、その入力部は入力端子10に接続されている。このインタフェース20を介して入力された信号はパワーダウン用レジスタ30に供給される。
【0010】
パワーダウン用レジスタ30は、インタフェース20を介して外部から供給されたスタンバイ制御信号の論理値を格納するもので、この実施形態ではスタンバイ制御信号の論理値はスタンバイ時に「1」とされる。これらインタフェース20およびパワーダウン用レジスタ30を構成するMOSトランジスタのゲート長は、後述の内部回路40を構成するMOSトランジスタのゲート長よりも大きい値に設定されており、これによりサブスレッシュホールド電流を抑制している。即ち、図6(b)に示す特性において、ゲート長の値としてQ点の近傍の値を用いており、ゲート長を大きな値に設定している。これにより、MOSトランジスタのサブスレッシュホールド電流が抑制され、この制御回路での消費電流を抑えている。
【0011】
上述のインタフェース20を介して入力された入力信号は内部回路40に供給される。この内部回路40は、インタフェース20を介して供給される入力信号に基づき所定の回路動作を行うものであり、レジスタ41および論理回路42を含む。上述のインタフェース20から供給される入力信号はレジスタ41に格納され、論理回路42は、レジスタ41に格納された論理値に従って動作するものとなっている。また、この内部回路40を構成するMOSトランジスタのゲート長は、動作速度を優先させる観点から小さな値に設定されている。即ち、図6(b)に示す特性において、ゲート長の値としてP点の近傍の値を用いており、ゲート長を最小ゲート長の値に設定している。これにより、MOSトランジスタの電流駆動能力が高まり、小さなトランジスタで信号を高速に駆動することが可能になる。従って、ゲート密度が高まり、集積度が向上する。なお、内部回路4の構成は、この例に限定されるものではなく、機能仕様に応じて適宜構成されるべきものである。
【0012】
内部回路40を構成するレジスタ41および論理回路42には、スイッチ回路として機能するpチャネルMOSトランジスタ50を介して電源端子60が接続されている。即ち、内部回路40の電源の供給経路には、pチャネルMOSトランジスタ50からなるスイッチ回路が介挿されている。具体的には、pチャネルMOSトランジスタ50のソースは電源端子60に接続され、そのドレインは内部回路40を構成するレジスタ41及び論理回路42の電源ノードNVに接続されている。これらレジスタ41及び論理回路42のグランドノードNGにはグランド端子70が接続されている。上述のインタフェース20およびパワーダウン用レジスタ30は、スタンバイ時にpチャネルMOSトランジスタ50(スイッチ回路)をオフ状態(開状態)に制御するための制御回路として機能する。
【0013】
図2に、pチャネルMOSトランジスタ50の周辺の詳細を示す。同図において、容量CLとして、半導体集積回路の内部に形成された容量成分をpチャネルMOSトランジスタ50と並列に設けている。これにより、pチャネルMOSトランジスタ50のオン状態での高周波インピーダンスを下げ、電源端子60から見た内部回路40の高周波インピーダンスを低くして内部の電源電圧を安定化させている。この容量CLは例えば30pF程度の値を有している。さらに、外部にコンデンサCOを接続しており、この容量は例えば1000pF程度の値を有している。具体的に構成を説明すると、pチャネルMOSトランジスタ50のドレインには容量用端子63が接続され、この半導体集積回路の外部であって電源端子60と容量用端子63との間には、コンデンサCOが接続される。また、この半導体集積回路の内部の容量CLは、pチャネルMOSトランジスタ50のソース・ドレイン間に接続される。結局のところ、pチャネルMOSトランジスタ50のソース・ドレイン間には、外部のコンデンサCOと内部の寄生容量成分CLとが並列接続されたものとなっている。なお、容量用端子63とグランド端子70との間に、外部コンデンサを接続してもよい。
【0014】
次に、図3を参照して、この実施形態の動作を説明する。
先ず、この半導体集積回路をスタンバイモードにする場合、パワーダウン用レジスタ30に論理値「1」を書き込む。具体的には、外部からスタンバイ制御信号としてスタンバイモードを示す論理値「1」を入力端子10に印加する。インタフェース20は、入力端子10に印加されたスタンバイ制御信号を入力してパワーダウン用レジスタ30に与える。パワーダウン用レジスタ30は、適当なタイミングでスタンバイ制御信号を取り込む。これにより、パワーダウン用レジスタ30には論理値「1」が格納され、パワーダウン制御信号SPWDとしてpチャネルMOSトランジスタ50のゲートに与えられる。pチャネルMOSトランジスタ50は、論理値「1」のパワーダウン制御信号SPWDに応答してオフ状態となり、電源端子60と内部回路の電源ノードNVとの間が電気的に切り離される。
【0015】
このように、パワーダウン用レジスタ30に格納された値がスタンバイモードを示すものである場合、pチャネルMOSトランジスタ50からなるスイッチ回路が開状態となる。この結果、内部回路40の電源の供給経路が遮断される。ここで、内部回路40を構成するMOSトランジスタのゲート長は小さい値に設定されているが、そもそも電源の供給経路が遮断されているので、大きなサブスレッシュホールド電流が発生し得るものであったとしても、このサブスレッシュホールド電流の源となる電源が遮断されているので、サブスレッシュホールド電流が顕在化することはない。従って、この内部回路40における消費電流が有効に抑制される。
【0016】
続いて、通常動作を説明する。この場合、パワーダウン用レジスタ30に論理値「0」を書き込み、パワーダウンモードを解除する。具体的には、外部からスタンバイ制御信号として論理値「0」を入力端子10に印加する。パワーダウン用レジスタ30は、インタフェース20を介して適当なタイミングで論理値「0」のスタンバイ制御信号を取り込む。これにより、パワーダウン用レジスタ30には論理値「0」が格納され、pチャネルMOSトランジスタ50のゲートに与えられる。pチャネルMOSトランジスタ50は、論理値「0」のパワーダウン制御信号SPWDに応答してオン状態となり、電源端子60と内部回路の電源ノードNVとの間を電気的に接続する。これにより内部回路40に電源が供給され、この内部回路40の通常動作が可能な状態になる。
【0017】
ここで、内部回路40が、クロック信号CLKに同期して動作する同期回路であるとした場合、一般には、図3に示すように、内部回路40の消費電流IACはクロック信号CLKが遷移した直後にピーク値を示し、その後、徐々に減少する傾向を示す。これは、内部回路40の内部信号が変化する過程で寄生容量の充放電電流が発生し、これが消費電流となって現れるためである。この点について、この実施形態では、図2に示すpチャネルMOSトランジスタ50を介して内部回路40に電源を供給しているため、消費電流IACがpチャネルMOSトランジスタの電流供給能力を超える場合が問題となる。しかし、図2に示す大容量のコンデンサCO及び容量CLがバイパスコンデンサとして機能するため、内部回路40の消費電流IACが急増すると、コンデンサCOが放電され、電源ノードNVの電圧の変動が抑制される。これにより、pチャネルMOSトランジスタ50の電流供給能力が補われ、内部回路40の動作が安定化されるようになっている。
【0018】
(第2の実施形態)
以下、図4及び図5を参照して、この発明の第2の実施形態を説明する。
図4に、この第2の実施形態に係る半導体集積回路の構成を示す。なお、上述の図1に示す第1の実施形態に係る構成要素と共通する要素には同一符号を付し、その詳細な説明は省略する。
この実施形態に係る半導体集積回路は、上述の図1に示す構成において、内部回路40に代え、メモリ回路43を内蔵する内部回路400を有し、更に、電源のスイッチ回路として機能するpチャネルMOSトランジスタ51と、バックアップ用の補助電源回路として機能するダイオード回路80とを有している。
【0019】
ここで、メモリ回路43は、メモリセルが行列状に配列されて構成されたものであって、上述のレジスタ41を介してアドレスとデータとが供給される。
また、pチャネルMOSトランジスタ51は、前述のpチャネルMOSトランジスタ50と同様の目的で設けられたものであり、メモリ回路43に対する電源の供給経路に介挿され、パワーダウン用レジスタ30に格納されたスタンバイ制御信号の論理値に応答して開閉する。即ち、pチャネルMOSトランジスタ51のソースは上述の電源端子60に接続され、そのドレインはメモリ回路80の電源ノードNMに接続され、そのゲートにはパワーダウン用レジスタ30からパワーダウン制御信号SPWDが与えられる。このパワーダウン制御信号SPWDの論理値に応じてオン/オフ状態が制御される。
【0020】
ダイオード回路80は、バックアップ用の補助電源をメモリ回路43に供給するための補助電源回路として機能するもので、図示しないpチャネルMOSトランジスタから構成される。補助電源端子61には図示しないバックアップ用の電源が接続される。上述のダイオード回路80を構成するpチャネルMOSトランジスタのソースは補助電源端子に接続され、そのゲートはドレインと共にメモリ回路43の電源ノードNMに接続される。従って、このダイオード回路80によれば、pチャネルMOSトランジスタのゲートしきい値分だけ補助電源の電圧が降圧されてメモリ回路43に供給される。これにより、スタンバイ時に、メモリ回路43に記憶されたデータを保持すると共に消費電流を抑制している。
【0021】
次に、この第2の実施形態の動作を説明する。
スタンバイモードの動作は、基本的には、メモリ回路43を除いて上述の第1の実施形態と同様であるので、ここではメモリ回路43に着目して説明する。
上述の第1の実施形態と同様にしてパワーダウン用レジスタ30に論理値「1」が書き込まれると、pチャネルMOSトランジスタ51がパワーダウン用レジスタ30から出力される論理値「1」のパワーダウン制御信号SPWDに応答してオフ状態となる。この結果、メモリ回路43の電源ノードNMは、電源端子60から電気的に切り離される。ここまでは、上述の論理回路42と同様であり、電源端子60を介して供給される電源電流が遮断される。
【0022】
続いて、pチャネルMOSトランジスタ51がオフ状態になると、メモリ回路43の電源ノードNMの電圧が徐々に低下する。そして、電源ノードNMの電位が、補助電源端子61の電位からダイオード回路80をなすpチャネルMOSトランジスタのゲートしきい値を差し引いた電位よりも低くなると、このダイオード回路80が導通し、電源ノードNMの電位を保持する。これにより、メモリ回路43から電源端子60が切り離されたとしても、メモリ回路43はバックアップ状態となり、メモリ回路43に記憶されているデータは、スタンバイモードに移行した後もそのまま保持される。従って、スタンバイモードから復帰した後も、スタンバイモードに移行する前にメモリ回路43に記憶したデータを利用することが可能になる。
【0023】
参考までに、図5に、このメモリ回路43のライト動作のタイミングを示す。この図に示す各信号(/CS,/WR,D0〜D7)は、上述の入力端子10およびインタフェース20を介してレジスタ41に供給される。メモリ回路43にデータを書き込む場合、先ず、チップセレクト・セットアップ時間TCSSを満足するようにチップセレクト信号/CSを印加する。続いて、ライト時間TWWを満足するようにライトリード信号/WRを印加し、8ビットのデータD0〜D7を適切なタイミングで印加する。ここで、最初の8ビットのデータをメモリ回路43に指定すべきアドレスとしてライトリード信号/WRの立ち下がりで確定し、これをレジスタ41に取り込む。
【0024】
続いて、次の8ビットのデータをメモリ回路43に記憶すべきデータとしてライトリード信号/WRの立ち上がりで確定し、これをレジスタ41に取り込む。レジスタ41に取り込まれたアドレス及びデータはメモリ回路43に供給され、これによりデータの書き込みが行われる。
なお、チップセレクト信号TCSSは、ライトリード信号/WRに対してチップセレクトホールド時間TCSHを満足するように印加され、データD0〜D7は、ライトリード信号/WRに対してデータセットアップ時間TWDSおよびデータホールド時間TWDHを満足するように印加される。
【0025】
以上、この発明の一実施形態を説明したが、この発明は、上述の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲で種々の変形が可能である。例えば、上述の実施形態では、電源の供給経路にスイッチ回路として機能するpチャネルMOSトランジスタを介挿するものとしたが、グランドの供給経路にnチャネルMOSトランジスタを介挿するものとしてもよい。もちろん、内部回路を複数の回路ブロックに分割し、一部の回路ブロックの電源供給経路にpチャネルMOSトランジスタ50を選択的に介挿するものとしてもよい。
また、上述の実施形態では、パワーダウン用レジスタ30に値を書き込むことにより、pチャンルMOSトランジスタの導通状態を制御するものとしたが、外部からの信号により直接的に制御するように構成することも可能である。
【0026】
【発明の効果】
以上説明したように、この発明によれば、内部回路の電源の供給経路にスイッチ回路を介挿し、スタンバイ時に前記スイッチ回路を開放制御するようにしたので、内部回路におけるスタンバイ時の消費電流を有効に抑制することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図2】この発明の第1の実施形態に係るスイッチ回路の構成を示す図である。
【図3】この発明の第1の実施形態に係る半導体集積回路の動作を説明するための波形図である。
【図4】この発明の第2の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図5】この発明の第2の実施形態に係るメモリ回路のライト動作を説明するための波形図である。
【図6】MOSトランジスタのサブスレッシュホールド電流を説明するための特性図である。
【符号の説明】
10;入力端子、20;インタフェース、30;パワーダウン用レジスタ、40,400;内部回路、41;レジスタ、42;論理回路、43;メモリ回路、50;pチャネルMOSトランジスタ、60;電源端子、61;補助電源端子、63;容量用端子、70;グランド端子、CL,CO;容量。
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特にスタンバイ時の消費電流を抑制するための技術に関する。
【0002】
【従来の技術】
近年、半導体集積回路の高機能化、高集積化、高速化に対する要求に応えるため、MOSトランジスタ等のデバイス構造の微細化が推し進められている。この一方、近年の携帯端末の普及に伴い、半導体集積回路の低消費電力化に対する要求も厳しくなってきており、スタンバイ時の消費電流も削減する必要に迫られている。ここで、一般に、MOSトランジスタの場合、微細化によりゲート長が短くなると、短チャネル効果によりMOSトランジスタのサブスレッシュホールド電流が増加するため、スタンバイ電流が増加する傾向を示す。即ち、MOSトランジスタのサブスレッシュホールド電流は、図6(a)の特性曲線Aに示すように、ゲート電圧が0Vに近づくにつれて指数関数的に減少するが、ゲート電圧が0Vになっても完全には0Aにならない。また、同図の特性曲線Aに比べてゲートしきい値の低い特性曲線Bに示すように、MOSトランジスタのゲートしきい値が低くなる程、サブスレッシュホールド電流が指数関数的に増加する傾向を示す。なお、図6(a)において縦軸は対数表示となっている。
【0003】
この現象(短チャネル効果)は、ドレイン及びソース近傍の空乏層が広がることによってゲート下の基板電位が上がるためで、nチャネルMOSトランジスタの場合、下式(1)の関係から、基板電位が上がるとゲートしきい値が下がる。従って、サブスレッシュホールド電流が増加する結果となる。
Vth=Vfb+2φf+1/Cox・{2・εs・qNa(2φf+Vbs)}2 …(1)
ただし、Vfbはフラットバンド電圧、φfはフェルミポテンシャル、εsは半導体誘電率、Coxはゲート容量、Naはドープ濃度、qは電子の電荷、Vbsはバックバイアス電圧である。
【0004】
消費電流を抑制するための第1の従来技術として、基板バイアスを制御することによりMOSトランジスタのサブスレッシュホールド電流を低減させた半導体集積回路に関する技術がある(特許文献1参照)。この従来技術では、ブロック毎に基板バイアス制御を行ってサブスレッシュホールド電流を制御することにより、高速性と低電力性を実現している。
また、第2の従来技術として、信号経路の入力端から末端に向かう程、ゲートしきい値の絶対値や基板電位を大きくすることにより、動作の高速性とスタンバイ電流の低減を図ったデコード回路に関する技術がある(特許文献2参照)。この技術では、動作確率の高い入力端のゲートしきい値等を小さくすることにより動作の高速性を維持し、動作確率の低い末端のゲートしきい値等を高くすることによりスタンバイ電流の低減を図っている。
さらに、第3の従来技術として、MOSトランジスタのガンマファクタ(基板係数)やゲートしきい値を制御するCMOS回路に関する技術がある(特許文献3参照)。この従来技術では、高電位電源に接続されるPMOSトランジスタと低電位電源に接続されるNMOSトランジスタの各ガンマファクタまたはゲートしきい値を大きく設定し、これらの間に接続されるMOSトランジスタのガンマファクタまたはゲートしきい値を小さく設定することにより、動作モード時の動作低下を最小化し、スタンバイモード時のサブスレッシュホールド電流を最小化している。
【0005】
【特許文献1】
特開平10−190444号公報(段落番号0023、図1)
【特許文献2】
特許第2689950号明細書(段落番号0014、図1)
【特許文献3】
特許第3107545号明細書(段落番号0035〜36、図1)
【0006】
【発明が解決しようとする課題】
しかしながら、上述の従来技術によれば、個々のMOSトランジスタのサブスレッシュホールド電流を低減することはできるが、少ないながらも各MOSトランジスタでサブスレッシュホールド電流が発生する。従って、半導体集積回路の大規模化に伴ってMOSトランジスタの個数が著しく増加すると、個々のMOSトランジスタのサブスレッシュホールド電流の総和として現れるスタンバイ電流も増加するという問題がある。従って、この半導体集積回路をバッテリー駆動の携帯端末等に搭載した場合にはその消費電力が増え、バッテリーの稼動時間が短くなる。
この発明は、上記事情に鑑みてなされたもので、スタンバイ時の消費電流を有効に抑制することができる半導体集積回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、この発明に係る半導体集積回路は、MOSトランジスタを用いて構成された内部回路を有する半導体集積回路であって、前記内部回路の電源またはグランドの供給経路に介挿されたスイッチ回路と、前記内部回路を構成するMOSトランジスタのゲート長よりも大きな値のゲート長を有するMOSトランジスタから構成され、スタンバイ時に前記スイッチ回路を開放する制御回路と、を備えたことを特徴とする。この構成によれば、スタンバイ時に内部回路の電源の供給経路が遮断される。従って、内部回路を構成するMOSトランジスタの特性に関係なく、即ち、MOSトランジスタのサブスレッシュホールド電流の大小に関係なく、この内部回路で消費されるスタンバイ電流を抑えることが可能になる。
【0008】
また、上記半導体集積回路において、前記制御回路は、外部信号を入力するためのインタフェース回路と、前記インタフェース回路を介して外部から供給された制御信号を格納するレジスタ回路と、を備えたことを特徴とする。また、前記レジスタ回路に格納された制御信号がスタンバイモードを示すものである場合、前記スイッチ回路が開状態となることを特徴とする。また、メモリセルが行列状に配列されてなるメモリ回路と、前記メモリ回路に対する電源の供給経路に介挿され、前記レジスタ回路に格納された制御信号に応答して開閉するスイッチ回路と、バックアップ用の補助電源を前記メモリ回路に供給する補助電源回路と、を更に備えたことを特徴とする。
【0009】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施形態を説明する。
(第1の実施形態)
図1は、この発明の第1の実施形態に係る半導体集積回路の構成を概略的に示すブロック図である。この半導体集積回路は、MOSトランジスタを用いて構成され、入力端子10、インタフェース20、パワーダウン用レジスタ30、内部回路40、pチャネルMOSトランジスタ50、電源端子60、グランド端子70を含んで構成されている。ここで、インタフェース20は、外部信号を入力するためのもので、その入力部は入力端子10に接続されている。このインタフェース20を介して入力された信号はパワーダウン用レジスタ30に供給される。
【0010】
パワーダウン用レジスタ30は、インタフェース20を介して外部から供給されたスタンバイ制御信号の論理値を格納するもので、この実施形態ではスタンバイ制御信号の論理値はスタンバイ時に「1」とされる。これらインタフェース20およびパワーダウン用レジスタ30を構成するMOSトランジスタのゲート長は、後述の内部回路40を構成するMOSトランジスタのゲート長よりも大きい値に設定されており、これによりサブスレッシュホールド電流を抑制している。即ち、図6(b)に示す特性において、ゲート長の値としてQ点の近傍の値を用いており、ゲート長を大きな値に設定している。これにより、MOSトランジスタのサブスレッシュホールド電流が抑制され、この制御回路での消費電流を抑えている。
【0011】
上述のインタフェース20を介して入力された入力信号は内部回路40に供給される。この内部回路40は、インタフェース20を介して供給される入力信号に基づき所定の回路動作を行うものであり、レジスタ41および論理回路42を含む。上述のインタフェース20から供給される入力信号はレジスタ41に格納され、論理回路42は、レジスタ41に格納された論理値に従って動作するものとなっている。また、この内部回路40を構成するMOSトランジスタのゲート長は、動作速度を優先させる観点から小さな値に設定されている。即ち、図6(b)に示す特性において、ゲート長の値としてP点の近傍の値を用いており、ゲート長を最小ゲート長の値に設定している。これにより、MOSトランジスタの電流駆動能力が高まり、小さなトランジスタで信号を高速に駆動することが可能になる。従って、ゲート密度が高まり、集積度が向上する。なお、内部回路4の構成は、この例に限定されるものではなく、機能仕様に応じて適宜構成されるべきものである。
【0012】
内部回路40を構成するレジスタ41および論理回路42には、スイッチ回路として機能するpチャネルMOSトランジスタ50を介して電源端子60が接続されている。即ち、内部回路40の電源の供給経路には、pチャネルMOSトランジスタ50からなるスイッチ回路が介挿されている。具体的には、pチャネルMOSトランジスタ50のソースは電源端子60に接続され、そのドレインは内部回路40を構成するレジスタ41及び論理回路42の電源ノードNVに接続されている。これらレジスタ41及び論理回路42のグランドノードNGにはグランド端子70が接続されている。上述のインタフェース20およびパワーダウン用レジスタ30は、スタンバイ時にpチャネルMOSトランジスタ50(スイッチ回路)をオフ状態(開状態)に制御するための制御回路として機能する。
【0013】
図2に、pチャネルMOSトランジスタ50の周辺の詳細を示す。同図において、容量CLとして、半導体集積回路の内部に形成された容量成分をpチャネルMOSトランジスタ50と並列に設けている。これにより、pチャネルMOSトランジスタ50のオン状態での高周波インピーダンスを下げ、電源端子60から見た内部回路40の高周波インピーダンスを低くして内部の電源電圧を安定化させている。この容量CLは例えば30pF程度の値を有している。さらに、外部にコンデンサCOを接続しており、この容量は例えば1000pF程度の値を有している。具体的に構成を説明すると、pチャネルMOSトランジスタ50のドレインには容量用端子63が接続され、この半導体集積回路の外部であって電源端子60と容量用端子63との間には、コンデンサCOが接続される。また、この半導体集積回路の内部の容量CLは、pチャネルMOSトランジスタ50のソース・ドレイン間に接続される。結局のところ、pチャネルMOSトランジスタ50のソース・ドレイン間には、外部のコンデンサCOと内部の寄生容量成分CLとが並列接続されたものとなっている。なお、容量用端子63とグランド端子70との間に、外部コンデンサを接続してもよい。
【0014】
次に、図3を参照して、この実施形態の動作を説明する。
先ず、この半導体集積回路をスタンバイモードにする場合、パワーダウン用レジスタ30に論理値「1」を書き込む。具体的には、外部からスタンバイ制御信号としてスタンバイモードを示す論理値「1」を入力端子10に印加する。インタフェース20は、入力端子10に印加されたスタンバイ制御信号を入力してパワーダウン用レジスタ30に与える。パワーダウン用レジスタ30は、適当なタイミングでスタンバイ制御信号を取り込む。これにより、パワーダウン用レジスタ30には論理値「1」が格納され、パワーダウン制御信号SPWDとしてpチャネルMOSトランジスタ50のゲートに与えられる。pチャネルMOSトランジスタ50は、論理値「1」のパワーダウン制御信号SPWDに応答してオフ状態となり、電源端子60と内部回路の電源ノードNVとの間が電気的に切り離される。
【0015】
このように、パワーダウン用レジスタ30に格納された値がスタンバイモードを示すものである場合、pチャネルMOSトランジスタ50からなるスイッチ回路が開状態となる。この結果、内部回路40の電源の供給経路が遮断される。ここで、内部回路40を構成するMOSトランジスタのゲート長は小さい値に設定されているが、そもそも電源の供給経路が遮断されているので、大きなサブスレッシュホールド電流が発生し得るものであったとしても、このサブスレッシュホールド電流の源となる電源が遮断されているので、サブスレッシュホールド電流が顕在化することはない。従って、この内部回路40における消費電流が有効に抑制される。
【0016】
続いて、通常動作を説明する。この場合、パワーダウン用レジスタ30に論理値「0」を書き込み、パワーダウンモードを解除する。具体的には、外部からスタンバイ制御信号として論理値「0」を入力端子10に印加する。パワーダウン用レジスタ30は、インタフェース20を介して適当なタイミングで論理値「0」のスタンバイ制御信号を取り込む。これにより、パワーダウン用レジスタ30には論理値「0」が格納され、pチャネルMOSトランジスタ50のゲートに与えられる。pチャネルMOSトランジスタ50は、論理値「0」のパワーダウン制御信号SPWDに応答してオン状態となり、電源端子60と内部回路の電源ノードNVとの間を電気的に接続する。これにより内部回路40に電源が供給され、この内部回路40の通常動作が可能な状態になる。
【0017】
ここで、内部回路40が、クロック信号CLKに同期して動作する同期回路であるとした場合、一般には、図3に示すように、内部回路40の消費電流IACはクロック信号CLKが遷移した直後にピーク値を示し、その後、徐々に減少する傾向を示す。これは、内部回路40の内部信号が変化する過程で寄生容量の充放電電流が発生し、これが消費電流となって現れるためである。この点について、この実施形態では、図2に示すpチャネルMOSトランジスタ50を介して内部回路40に電源を供給しているため、消費電流IACがpチャネルMOSトランジスタの電流供給能力を超える場合が問題となる。しかし、図2に示す大容量のコンデンサCO及び容量CLがバイパスコンデンサとして機能するため、内部回路40の消費電流IACが急増すると、コンデンサCOが放電され、電源ノードNVの電圧の変動が抑制される。これにより、pチャネルMOSトランジスタ50の電流供給能力が補われ、内部回路40の動作が安定化されるようになっている。
【0018】
(第2の実施形態)
以下、図4及び図5を参照して、この発明の第2の実施形態を説明する。
図4に、この第2の実施形態に係る半導体集積回路の構成を示す。なお、上述の図1に示す第1の実施形態に係る構成要素と共通する要素には同一符号を付し、その詳細な説明は省略する。
この実施形態に係る半導体集積回路は、上述の図1に示す構成において、内部回路40に代え、メモリ回路43を内蔵する内部回路400を有し、更に、電源のスイッチ回路として機能するpチャネルMOSトランジスタ51と、バックアップ用の補助電源回路として機能するダイオード回路80とを有している。
【0019】
ここで、メモリ回路43は、メモリセルが行列状に配列されて構成されたものであって、上述のレジスタ41を介してアドレスとデータとが供給される。
また、pチャネルMOSトランジスタ51は、前述のpチャネルMOSトランジスタ50と同様の目的で設けられたものであり、メモリ回路43に対する電源の供給経路に介挿され、パワーダウン用レジスタ30に格納されたスタンバイ制御信号の論理値に応答して開閉する。即ち、pチャネルMOSトランジスタ51のソースは上述の電源端子60に接続され、そのドレインはメモリ回路80の電源ノードNMに接続され、そのゲートにはパワーダウン用レジスタ30からパワーダウン制御信号SPWDが与えられる。このパワーダウン制御信号SPWDの論理値に応じてオン/オフ状態が制御される。
【0020】
ダイオード回路80は、バックアップ用の補助電源をメモリ回路43に供給するための補助電源回路として機能するもので、図示しないpチャネルMOSトランジスタから構成される。補助電源端子61には図示しないバックアップ用の電源が接続される。上述のダイオード回路80を構成するpチャネルMOSトランジスタのソースは補助電源端子に接続され、そのゲートはドレインと共にメモリ回路43の電源ノードNMに接続される。従って、このダイオード回路80によれば、pチャネルMOSトランジスタのゲートしきい値分だけ補助電源の電圧が降圧されてメモリ回路43に供給される。これにより、スタンバイ時に、メモリ回路43に記憶されたデータを保持すると共に消費電流を抑制している。
【0021】
次に、この第2の実施形態の動作を説明する。
スタンバイモードの動作は、基本的には、メモリ回路43を除いて上述の第1の実施形態と同様であるので、ここではメモリ回路43に着目して説明する。
上述の第1の実施形態と同様にしてパワーダウン用レジスタ30に論理値「1」が書き込まれると、pチャネルMOSトランジスタ51がパワーダウン用レジスタ30から出力される論理値「1」のパワーダウン制御信号SPWDに応答してオフ状態となる。この結果、メモリ回路43の電源ノードNMは、電源端子60から電気的に切り離される。ここまでは、上述の論理回路42と同様であり、電源端子60を介して供給される電源電流が遮断される。
【0022】
続いて、pチャネルMOSトランジスタ51がオフ状態になると、メモリ回路43の電源ノードNMの電圧が徐々に低下する。そして、電源ノードNMの電位が、補助電源端子61の電位からダイオード回路80をなすpチャネルMOSトランジスタのゲートしきい値を差し引いた電位よりも低くなると、このダイオード回路80が導通し、電源ノードNMの電位を保持する。これにより、メモリ回路43から電源端子60が切り離されたとしても、メモリ回路43はバックアップ状態となり、メモリ回路43に記憶されているデータは、スタンバイモードに移行した後もそのまま保持される。従って、スタンバイモードから復帰した後も、スタンバイモードに移行する前にメモリ回路43に記憶したデータを利用することが可能になる。
【0023】
参考までに、図5に、このメモリ回路43のライト動作のタイミングを示す。この図に示す各信号(/CS,/WR,D0〜D7)は、上述の入力端子10およびインタフェース20を介してレジスタ41に供給される。メモリ回路43にデータを書き込む場合、先ず、チップセレクト・セットアップ時間TCSSを満足するようにチップセレクト信号/CSを印加する。続いて、ライト時間TWWを満足するようにライトリード信号/WRを印加し、8ビットのデータD0〜D7を適切なタイミングで印加する。ここで、最初の8ビットのデータをメモリ回路43に指定すべきアドレスとしてライトリード信号/WRの立ち下がりで確定し、これをレジスタ41に取り込む。
【0024】
続いて、次の8ビットのデータをメモリ回路43に記憶すべきデータとしてライトリード信号/WRの立ち上がりで確定し、これをレジスタ41に取り込む。レジスタ41に取り込まれたアドレス及びデータはメモリ回路43に供給され、これによりデータの書き込みが行われる。
なお、チップセレクト信号TCSSは、ライトリード信号/WRに対してチップセレクトホールド時間TCSHを満足するように印加され、データD0〜D7は、ライトリード信号/WRに対してデータセットアップ時間TWDSおよびデータホールド時間TWDHを満足するように印加される。
【0025】
以上、この発明の一実施形態を説明したが、この発明は、上述の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲で種々の変形が可能である。例えば、上述の実施形態では、電源の供給経路にスイッチ回路として機能するpチャネルMOSトランジスタを介挿するものとしたが、グランドの供給経路にnチャネルMOSトランジスタを介挿するものとしてもよい。もちろん、内部回路を複数の回路ブロックに分割し、一部の回路ブロックの電源供給経路にpチャネルMOSトランジスタ50を選択的に介挿するものとしてもよい。
また、上述の実施形態では、パワーダウン用レジスタ30に値を書き込むことにより、pチャンルMOSトランジスタの導通状態を制御するものとしたが、外部からの信号により直接的に制御するように構成することも可能である。
【0026】
【発明の効果】
以上説明したように、この発明によれば、内部回路の電源の供給経路にスイッチ回路を介挿し、スタンバイ時に前記スイッチ回路を開放制御するようにしたので、内部回路におけるスタンバイ時の消費電流を有効に抑制することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図2】この発明の第1の実施形態に係るスイッチ回路の構成を示す図である。
【図3】この発明の第1の実施形態に係る半導体集積回路の動作を説明するための波形図である。
【図4】この発明の第2の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図5】この発明の第2の実施形態に係るメモリ回路のライト動作を説明するための波形図である。
【図6】MOSトランジスタのサブスレッシュホールド電流を説明するための特性図である。
【符号の説明】
10;入力端子、20;インタフェース、30;パワーダウン用レジスタ、40,400;内部回路、41;レジスタ、42;論理回路、43;メモリ回路、50;pチャネルMOSトランジスタ、60;電源端子、61;補助電源端子、63;容量用端子、70;グランド端子、CL,CO;容量。
Claims (4)
- MOSトランジスタを用いて構成された内部回路を有する半導体集積回路であって、
前記内部回路の電源またはグランドの供給経路に介挿されたスイッチ回路と、
前記内部回路を構成するMOSトランジスタのゲート長よりも大きな値のゲート長を有するMOSトランジスタから構成され、スタンバイ時に前記スイッチ回路を開放する制御回路と、
を備えたことを特徴とする半導体集積回路。 - 前記制御回路は、
外部信号を入力するためのインタフェース回路と、
前記インタフェース回路を介して外部から供給された制御信号を格納するレジスタ回路と、
を備えたことを特徴とする請求項1記載の半導体集積回路。 - 前記レジスタ回路に格納された制御信号がスタンバイモードを示すものである場合、前記スイッチ回路が開状態となることを特徴とする請求項2に記載された半導体集積回路。
- メモリセルが行列状に配列されてなるメモリ回路と、
前記メモリ回路に対する電源の供給経路に介挿され、前記レジスタ回路に格納された制御信号に応答して開閉するスイッチ回路と、
バックアップ用の補助電源を前記メモリ回路に供給する補助電源回路と、
を更に備えたことを特徴とする請求項1ないし3の何れか1項に記載された半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003130089A JP2004336432A (ja) | 2003-05-08 | 2003-05-08 | 半導体集積回路 |
Applications Claiming Priority (1)
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ID=33505713
Family Applications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5763670B2 (ja) * | 2010-11-04 | 2015-08-12 | 株式会社ソシオネクスト | 半導体集積回路 |
-
2003
- 2003-05-08 JP JP2003130089A patent/JP2004336432A/ja active Pending
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