KR101477512B1 - 액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체집적 회로 - Google Patents

액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체집적 회로 Download PDF

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Abstract

액티브 클럭 쉴딩 구조의 회로는 클럭 신호를 수신하여 논리 연산을 수행하는 논리 회로, 파워 게이팅 신호에 응답하여 논리 회로를 액티브 모드 또는 슬립 모드로 전환하는 파워 게이팅 회로, 클럭 신호를 전송하는 클럭 신호 전송 라인, 및 파워 게이팅 신호를 전송하고 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 파워 게이팅 신호 전송 라인들을 포함한다. 따라서, 액티브 클럭 쉴딩 구조의 회로는 내부에 클럭 신호 전송 라인의 쉴딩 라인 쌍을 별도로 구비하지 않아도 신호 라인들 간의 노이즈 커플링을 방지할 수 있다.

Description

액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체 집적 회로 {Circuit having an active clock shielding structure, and semiconductor integreated circuit including the same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체 집적 회로에 관한 것이다.
최근 반도체 공정이 발전함에 따라, 반도체 집적 회로의 크기는 감소하는 반면 반도체 집적 회로의 집적도는 점차 증가하고 있다. 일반적으로 반도체 집적 회로의 집적도가 높아질수록 반도체 집적 회로에 공급되는 전원 전압의 크기는 감소하고, 이에 반도체 집적 회로는 저전력으로 동작할 것이 요구된다. 그러나, 전원 전압의 크기를 감소시키는 것은 반도체 집적 회로 내의 트랜지스터의 동작 속도를 감소시키므로 전체적인 동작 성능 측면에서 한계가 있다.
이러한 문제점을 해결하기 위하여, 동적 문턱 전압 기술이 제안되었다. 동적 문턱 전압 기술은 반도체 집적 회로의 코어 회로를 낮은 문턱 전압의 씨모스 트랜지스터로 설계하고, 코어 회로와 전원 전압 사이 및/또는 코어 회로와 접지 전압 사이에 위치하는 스위치 회로 즉, 파워 게이팅 회로는 높은 문턱 전압의 씨모스 트 랜지스터로 설계함으로써, 반도체 집적 회로의 액티브 모드에서는 동작 속도를 확보하고 반도체 집적 회로의 슬립 모드에서는 누설 전류(leakage current)를 감소시키는 기술이다. 즉, 슬립 모드에서는 높은 문턱 전압을 가지는 파워 게이팅 회로의 씨모스 트랜지스터를 턴오프시켜 누설 전류를 감소시키고, 액티브 모드에서는 낮은 문턱 전압을 가지는 코어 회로의 씨모스 트랜지스터에 의존하여 동작하게 함으로써 반도체 집적 회로의 고속 동작을 가능하게 한다.
이러한 동적 문턱 전압 기술을 적용한 반도체 집적 회로는 슬립 모드에서 코어 회로에 전원 전압이 공급되지 않으므로 플립플롭에 저장된 내용이 지워지게 되어 다시 액티브 모드로 전환되는 경우 이전 데이터가 유지되지 않는 문제점이 발생한다. 따라서, 리텐션 플립 플롭(retention flip-flop) 등의 데이터를 유지하기 위한 추가적인 회로가 사용되고 있는데, 이러한 추가적인 회로에 의하여 신호 라인들의 수가 증가되므로 하나의 신호 라인이 주변의 신호 라인들과 신호 간섭을 일으켜 노이즈 커플링이 빈번하게 발생한다.
즉, 일반적으로 반도체 집적 회로 내의 신호 라인들에 쉴딩 라인을 구비하지 않는 경우에는 신호 라인들 간의 간섭으로 인하여 반도체 집적 회로의 동작 신뢰성을 확보할 수 없다. 그러나, 반도체 집적 회로의 소형화 및 고집적도화, 그리고 반도체 집적 회로에 동적 문턱 전압 기술이 적용됨에 따라 신호 라인들이 증가되기 때문에 노이즈 커플링을 방지하기 위하여 반도체 집적 회로 내의 신호 라인들 각각에 별도의 쉴딩 라인들을 구비하는 것은 설계상의 부담(design overhead)을 증가시킨다.
상술한 문제점을 해결하기 위하여, 본 발명은 클럭 신호 전송 라인과 파워 게이팅 신호 전송 라인 또는/및 리텐션 신호 전송 라인을 서로 쉴딩 라인 쌍으로 동작하게 함으로써 별도의 쉴딩 라인을 구비하지 않고서도 신호 라인들 간의 노이즈 커플링을 방지하고, 반도체 집적 회로의 집적도를 높일 수 있는 액티브 클럭 쉴딩 구조의 회로를 제공하는 것을 일 목적으로 한다.
또한, 본 발명은 클럭 신호 전송 라인과 파워 게이팅 신호 전송 라인 또는/및 리텐션 신호 전송 라인을 서로 쉴딩 라인 쌍으로 동작하게 함으로써 별도의 쉴딩 라인을 구비하지 않고서도 신호 라인들 간의 노이즈 커플링을 방지하고, 반도체 집적 회로의 집적도를 높일 수 있는 액티브 클럭 쉴딩 구조의 회로를 포함함으로써 저전력, 고집적도 및 고신뢰도를 확보할 수 있는 반도체 집적 회로를 제공하는 것을 일 목적으로 한다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 액티브 클럭 쉴딩 구조의 회로는 클럭 신호를 수신하여 논리 연산을 수행하는 논리 회로, 파워 게이팅 신호에 응답하여 상기 논리 회로를 액티브 모드 또는 슬립 모드로 전환하는 파워 게이팅 회로, 상기 클럭 신호를 전송하는 클럭 신호 전송 라인, 및 상기 파워 게이팅 신호를 전송하고, 상기 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 파워 게이팅 신호 전송 라인들을 포함한다.
실시예에 따라, 상기 파워 게이팅 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
실시예에 따라, 상기 클럭 신호는 상기 액티브 모드에서 전송되고 상기 슬립 모드에서 비전송되며, 상기 파워 게이팅 신호가 활성화되는 시점에 기초하여 상기 액티브 모드에서 상기 슬립 모드로 전환되고, 상기 파워 게이팅 신호가 비활성화되는 시점에 기초하여 상기 슬립 모드에서 상기 액티브 모드로 전환될 수 있다.
실시예에 따라, 상기 액티브 클럭 쉴딩 구조의 회로는 리텐션 신호를 수신하여 상기 슬립 모드에서 데이터를 유지할 수 있는 리텐션 플립 플롭, 및 상기 리텐션 신호를 전송하고, 상기 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 리텐션 신호 전송 라인들을 더 포함할 수 있다.
실시예에 따라, 상기 파워 게이팅 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
실시예에 따라, 상기 리텐션 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
실시예에 따라, 상기 파워 게이팅 신호 전송 라인들 및 상기 리텐션 신호 전송 라인들 모두가 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
실시예에 따라, 상기 슬립 모드는 슬립 인 모드, 슬립 스테이트 모드 및 슬립 아웃 모드를 포함하고, 상기 클럭 신호는 상기 액티브 모드에서 전송되고 상기 슬립 모드에서 비전송될 수 있다.
실시예에 따라, 상기 리텐션 신호가 상기 슬립 인 모드에서 활성화된 이후에, 상기 파워 게이팅 신호가 활성화되는 시점에 기초하여 상기 슬립 인 모드에서 상기 슬립 스테이트 모드로 전환될 수 있다.
실시예에 따라, 상기 파워 게이팅 신호가 비활성화되는 시점에 기초하여 상기 슬립 스테이트 모드에서 상기 슬립 아웃 모드로 전환된 이후에, 상기 슬립 아웃 모드에서 상기 리텐션 신호가 비활성화될 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로는 클럭 신호의 전송 또는 비전송을 제어하는 클럭 신호 게이팅 유닛, 파워 게이팅 신호 또는 리텐션 신호를 제어하여 파워 게이팅 동작을 결정하는 파워 게이팅 제어 유닛, 및 상기 파워 게이팅 동작을 기초로 상기 클럭 신호를 수신하여 동작하는 적어도 하나 이상의 액티브 클럭 쉴딩 구조의 회로를 포함하고, 상기 액티브 클럭 쉴딩 구조의 회로는 상기 클럭 신호를 수신하여 논리 연산을 수행하는 논리 회로, 상기 파워 게이팅 신호에 응답하여 상기 논리 회로를 액티브 모드 또는 슬립 모드로 전환하는 파워 게이팅 회로, 상기 클럭 신호를 전송하는 클럭 신호 전송 라인, 및 상기 파워 게이팅 신호를 전송하고, 상기 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 파워 게이팅 신호 전송 라인들을 포함한다.
실시예에 따라, 상기 파워 게이팅 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
실시예에 따라, 상기 액티브 클럭 쉴딩 구조의 회로는 상기 리텐션 신호를 수신하여 상기 슬립 모드에서 데이터를 유지할 수 있는 리텐션 플립 플롭, 및 상기 리텐션 신호를 전송하고, 상기 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 리텐션 신호 전송 라인들을 더 포함할 수 있다.
실시예에 따라, 상기 파워 게이팅 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
실시예에 따라, 상기 리텐션 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
실시예에 따라, 상기 파워 게이팅 신호 전송 라인들 및 상기 리텐션 신호 전송 라인들 모두가 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
본 발명의 실시예들에 따른 액티브 클럭 쉴딩 구조의 회로는 파워 게이팅 신호 및 리텐션 신호를 각각 전송하는 파워 게이팅 신호 전송 라인 및/또는 리텐션 신호 전송 라인을 클럭 신호 전송 라인과 서로 평행하게 배치하여 쉴딩 라인으로 이용함으로써 별도의 쉴딩 라인을 구비하지 않고서도 신호 라인들 간의 노이즈 커플링을 방지할 수 있고 반도체 집적 회로의 집적도 및 신뢰도를 높일 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 집적 회로는 파워 게이팅 신호 및 리텐션 신호를 각각 전송하는 파워 게이팅 신호 전송 라인 및/또는 리텐션 신호 전송 라인을 클럭 신호 전송 라인과 서로 평행하게 배치하여 쉴딩 라인으로 이용하는 액티브 클럭 쉴딩 구조의 회로를 포함함으로써 별도의 쉴딩 라인을 구비하지 않고서도 신호 라인들 간의 노이즈 커플링을 방지할 수 있어 저전력, 저복잡도, 고집적 도 및 고신뢰도의 특성을 확보할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들이 이러한 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 액티브 클럭 쉴딩 구조의 회로를 나타내는 도면이다.
도 1을 참조하면, 액티브 클럭 쉴딩 구조의 회로(100)는 논리 회로(120), 파워 게이팅 회로(140), 클럭 신호 전송 라인(160) 및 파워 게이팅 신호 전송 라인(180)을 포함할 수 있다.
논리 회로(120)는 가상 전원 전압 라인(VVDD)과 가상 접지 전압 라인(VGND) 사이에 위치하며, 복수의 트랜지스터들을 포함하는 래치 또는 플립 플롭과 같은 복수의 논리 소자들로 구성되어 있다. 일반적으로 논리 회로(120)는 클럭 신호(CLKS) 및 입력 신호(IN)를 수신하여 논리 연산을 수행하는데, 동적 문턱 전압 기술이 이용되는 액티브 클럭 쉴딩 구조의 회로(100)에서는 액티브 모드에서만 클럭 신호(CLKS)를 수신하여 논리 연산을 수행하고 슬립 모드에서는 클럭 신호의 게이팅에 의해 동작하지 않고 대기 상태를 유지한다.
파워 게이팅 회로(140)는 파워 게이팅 신호(PGS)에 기초하여 논리 회로(120)를 액티브 모드 또는 슬립 모드로 전환한다. 일반적으로 파워 게이팅 회로(140)는 전원 전압(VDD)과 가상 전원 전압 라인(VVDD) 사이에 위치하여 파워 게이팅 신호(PGS)를 기초로 스위칭 동작을 수행하는 높은 문턱 전압의 씨모스 트랜지스터(미도시) 또는/및 접지 전압(GND)과 가상 접지 전압 라인(VGND) 사이에 위치하여 파워 게이팅 신호(PGS)를 기초로 스위칭 동작을 수행하는 높은 문턱 전압의 씨모스 트랜지스터(도시)를 포함한다. 액티브 모드에서는 파워 게이팅 회로(140)의 씨모스 트랜지스터가 턴온되므로 논리 회로(120)에 포함되는 낮은 문턱 전압의 씨모스 트랜 지스터에 의존하여 논리 회로(120)가 동작함으로써 고속 동작을 할 수 있고, 슬립 모드에서는 파워 게이팅 회로(140)의 씨모스 트랜지스터가 턴오프되므로 파워 게이팅 회로(140)의 씨모스 트랜지스터의 높은 문턱 전압의 효과로서 누설 전류가 감소될 수 있다. 즉, 액티브 모드에서는 씨모스 트랜지스터가 턴온되므로 접지 전압(GND)과 가상 접지 전압 라인(VGND)이 연결되어 논리 회로(120)가 논리 연산을 수행하고, 슬립 모드에서는 씨모스 트랜지스터가 턴오프되어 가상 접지 전압 라인(VGND)이 플로팅(floating) 상태가 되기 때문에 논리 회로(120)가 동작하지 않는다.
도 1에서는 설명의 편의를 위하여 접지 전압(GND)과 가상 접지 전압 라인(VGND) 사이에만 씨모스 트랜지스터가 위치하는 파워 게이팅 회로(140)의 구성이 도시되었지만, 이것은 하나의 실시예로서 전원 전압(VDD)과 가상 전원 전압 라인(VVDD) 사이에만 씨모스 트랜지스터가 위치하는 파워 게이팅 회로(140)의 구성 또는 전원 전압(VDD)과 가상 전원 전압 라인(VVDD) 사이 및 접지 전압(GND)과 가상 접지 전압 라인(VGND) 사이에 씨모스 트랜지스터가 모두 위치하는 파워 게이팅 회로(140)의 구성이 가능하다.
클럭 신호 전송 라인(160)은 클럭 신호(CLKS)를 전송하는 신호 라인이다. 클럭 신호 전송 라인(160)은 액티브 모드에서 논리 회로(120)의 동작을 위하여 클럭 신호(CLKS)를 전송하고, 슬립 모드에서는 논리 회로(120)가 비동작하므로 클럭 신호(CLKS)를 전송하지 않는다. 파워 게이팅 신호 전송 라인(180)은 파워 게이팅 신호(PGS)를 전송하는 신호 라인이다. 파워 게이팅 신호 전송 라인(180)과 클럭 신호 전송 라인(160)의 동작은 서로 상보적이므로 파워 게이팅 신호 전송 라인(180)은 클럭 신호 전송 라인(160)의 쉴딩 라인 쌍으로 동작할 수 있다. 이러한 파워 게이팅 신호 전송 라인(180)은 클럭 신호 전송 라인(160)과 평행하게 배치되며, 실시예에 따라 클럭 신호 전송 라인(160)의 쉴딩 라인 쌍으로 동작하는 파워 게이팅 신호 전송 라인(180)이 다수 구비되는 경우에는 복수의 파워 게이팅 신호 전송 라인(180)들이 클럭 신호 전송 라인(160)을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
도 2는 도 1의 액티브 클럭 쉴딩 구조의 회로에서 클럭 신호 전송 라인과 파워 게이팅 신호 전송 라인의 동작 예를 나타내는 도면이다.
도 2를 참조하면, 액티브 모드(T11, T13)에서 클럭 신호(CLKS)가 전송되고, 슬립 모드(T12)에서는 클럭 신호(CLKS)가 전송되지 않는다. 예를 들어, 파워 게이팅 신호 전송 라인(180) 상의 파워 게이팅 신호(PGS)가 활성화(예를 들어, 논리 로우 레벨)되는 시점에 기초하여 액티브 모드(T11)에서 슬립 모드(T12)로 전환되고, 파워 게이팅 신호(PGS)가 비활성화(예를 들어, 논리 하이 레벨)되는 시점에 기초하여 슬립 모드(T12)에서 액티브 모드(T13)로 전환된다.
도 3a 및 3b는 도 1의 액티브 클럭 쉴딩 구조의 회로 내의 클럭 신호 전송 라인과 파워 게이팅 신호 전송 라인의 배치 형태를 나타내는 도면이다.
도 3a는 클럭 신호 전송 라인(160)과 파워 게이팅 신호 전송 라인(180)이 서로 평행하게 배치되는 실시예이다. 즉, 클럭 신호 전송 라인(160)과 파워 게이팅 신호 전송 라인(180)은 서로 쉴딩 라인 쌍을 형성한다. 도 3b는 파워 게이팅 신호 전송 라인들(180a, 180b)이 다수인 경우, 클럭 신호 전송 라인(160)을 중심으로 두 개의 파워 게이팅 신호 전송 라인들(180a, 180b)이 대칭적이고 평행하게 배치되는 실시예이다. 즉, 클럭 신호 전송 라인(160)과 두 개의 파워 게이팅 신호 전송 라인들(180a, 180b)이 서로 쉴딩 라인 쌍을 형성함으로써 쉴딩 효과를 향상시킬 수 있다. 실시예에 따라, 파워 게이팅 신호 전송 라인들(180a, 180b)이 다수 구비되는 경우에는 복수의 파워 게이팅 신호 전송 라인들(180a, 180b)이 클럭 신호 전송 라인(160)을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 액티브 클럭 쉴딩 구조의 회로를 나타내는 도면이다.
도 4를 참조하면, 액티브 클럭 쉴딩 구조의 회로(200)는 논리 회로(220), 리텐션 플립 플롭(230), 파워 게이팅 회로(240), 클럭 신호 전송 라인(260), 파워 게이팅 신호 전송 라인(280) 및 리텐션 신호 전송 라인(290)을 포함할 수 있다.
리텐션 플립 플롭(230)은 클럭 신호(CLKS) 및 리텐션 신호(RETS)에 응답하여 입력 신호(IN)를 샘플링하여 데이터(Q)를 발생하고 저장하는데, 이러한 리텐션 플립 플롭(230)을 구비함으로써 액티브 클럭 쉴딩 구조의 회로(200)는 슬립 모드에서 데이터(Q)를 유지할 수 있다. 도 4에 나타난 리텐션 플립 플롭(230)은 하나의 리텐션 신호(RETS)를 수신하는 것으로 도시되어 있지만, 실시예에 따라 리텐션 플립 플롭(230)은 복수의 리텐션 신호(RETS)들을 수신할 수 있다. 다만, 리텐션 플립 플롭(230)은 해당 기술 분야의 당업자가 용이하게 구현할 수 있는 것이므로 이에 대한 자세한 설명은 생략하기로 한다.
논리 회로(220)는 가상 전원 전압 라인(VVDD)과 가상 접지 전압 라인(VGND) 사이에 위치하며, 복수의 트랜지스터들을 포함하는 래치 또는 플립 플롭과 같은 복수의 논리 소자들로 구성되어 있다. 일반적으로 논리 회로(220)는 클럭 신호(CLKS) 및 입력 신호(IN)를 수신하여 논리 연산을 수행하는데, 동적 문턱 전압 기술이 이용되는 액티브 클럭 쉴딩 구조의 회로(200)에서는 액티브 모드에서만 클럭 신호(CLKS)를 수신하여 논리 연산을 수행하고 슬립 모드에서는 동작하지 않고 대기 상태를 유지한다. 액티브 클럭 쉴딩 구조의 회로(200)가 슬립 모드에서 액티브 모드로 전환되면, 논리 회로(220)는 리텐션 플립 플롭(230)에 의하여 유지된 데이터(Q)를 수신하여 소정의 논리 연산을 수행한다. 그러므로, 액티브 클럭 쉴딩 구조의 회로(200)는 리텐션 플립 플롭(230)을 구비함으로써 논리 회로(220)의 오동작을 방지하여 데이터의 신뢰성을 확보할 수 있다.
파워 게이팅 회로(240)는 파워 게이팅 신호(PGS)에 응답하여 논리 회로(220)를 액티브 모드 또는 슬립 모드로 전환한다. 일반적으로 파워 게이팅 회로(240)는 전원 전압(VDD)과 가상 전원 전압 라인(VVDD) 사이에 위치하여 파워 게이팅 신호(PGS)을 기초로 스위칭 동작을 수행하는 높은 문턱 전압의 씨모스 트랜지스터(미도시) 및 접지 전압(GND)과 가상 접지 전압 라인(VGND) 사이에 위치하여 파워 게이팅 신호(PGS)를 기초로 스위칭 동작을 수행하는 높은 문턱 전압의 씨모스 트랜지스터(도시)를 포함한다. 액티브 모드에서는 파워 게이팅 회로(240)의 씨모스 트랜지스터가 턴온되어 논리 회로(220)에 포함되는 낮은 문턱 전압의 씨모스 트랜지스터에 의존하여 논리 회로(220)가 동작하므로 고속 동작을 할 수 있고, 슬립 모드에서 는 파워 게이팅 회로(240)의 씨모스 트랜지스터가 턴오프되므로 파워 게이팅 회로(240)의 씨모스 트랜지스터의 높은 문턱 전압의 효과로서 누설 전류가 감소될 수 있다. 즉, 액티브 모드에서는 씨모스 트랜지스터가 턴온되므로 접지 전압(GND)과 가상 접지 전압 라인(VGND)이 연결되어 논리 회로(220)가 논리 연산을 수행하고, 슬립 모드에서는 씨모스 트랜지스터가 턴오프되어 가상 접지 전압 라인(VGND)이 플로팅(floating) 상태가 되기 때문에 논리 회로(220)가 동작하지 않는다.
도 4에서는 설명의 편의를 위하여 접지 전압(GND)과 가상 접지 전압 라인(VGND) 사이에만 씨모스 트랜지스터가 위치하는 파워 게이팅 회로(240)의 구성이 도시되었지만, 이것은 하나의 실시예로서, 전원 전압(VDD)과 가상 전원 전압 라인(VVDD) 사이에만 씨모스 트랜지스터가 위치하는 파워 게이팅 회로(240)의 구성 또는 전원 전압(VDD)과 가상 전원 전압 라인(VVDD) 사이 및 접지 전압(GND)과 가상 접지 전압 라인 사이(VGND)에 씨모스 트랜지스터가 모두 위치하는 파워 게이팅 회로(240)의 구성이 가능하다.
클럭 신호 전송 라인(260)은 클럭 신호(CLKS)를 전송하는 신호 라인이다. 클럭 신호 전송 라인(260)은 액티브 모드에서 논리 회로(220)의 동작을 위하여 클럭 신호(CLKS)를 전송하고, 슬립 모드에서는 논리 회로(220)가 비동작하므로 클럭 신호(CLKS)를 전송하지 않는다. 파워 게이팅 신호 전송 라인(280)은 파워 게이팅 신호(PGS)를 전송하는 신호 라인이다. 파워 게이팅 신호 전송 라인(280)과 클럭 신호 전송 라인(260)의 동작은 서로 상보적이므로 파워 게이팅 신호 전송 라인(280)은 클럭 신호 전송 라인(260)의 쉴딩 라인 쌍으로 동작할 수 있다. 이러한 파워 게이 팅 신호 전송 라인(280)은 클럭 신호 전송 라인(260)과 평행하게 배치되며, 실시예에 따라 클럭 신호 전송 라인(260)의 쉴딩 라인 쌍으로 동작하는 파워 게이팅 신호 전송 라인(280)이 다수 구비되는 경우에는 복수의 파워 게이팅 신호 전송 라인(280)들이 클럭 신호 전송 라인(260)을 에워싸는 형태로 서로 평행하게 배치될 수 있다. 리텐션 신호 전송 라인(290)은 리텐션 신호(RETS)를 전송하는 신호 라인이다. 파워 게이팅 신호 전송 라인(280)과 마찬가지로 리텐션 신호 전송 라인(290)의 동작도 클럭 신호 전송 라인(260)의 동작과 상보적이므로 리텐션 신호 전송 라인(290)은 클럭 신호 전송 라인(260)의 쉴딩 라인 쌍으로 동작할 수 있다. 이러한 리텐션 신호 전송 라인(290)은 클럭 신호 전송 라인(260)과 평행하게 배치되며, 실시예에 따라 클럭 신호 전송 라인(260)의 쉴딩 라인 쌍으로 동작하는 리텐션 신호 전송 라인(290)이 다수 구비되는 경우에는 복수의 리텐션 신호 전송 라인(290)들이 클럭 신호 전송 라인(260)을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
도 5는 도 4의 액티브 클럭 쉴딩 구조의 회로에서 클럭 신호 전송 라인, 파워 게이팅 신호 전송 라인 및 리텐션 신호 전송 라인의 동작 예를 나타내는 도면이다.
도 5를 참조하면, 슬립 모드(T12)는 슬립 인 모드(T21), 슬립 스테이트 모드(T22) 및 슬립 아웃 모드(T23)를 포함한다. 슬립 인 모드(T21)는 액티브 모드(T11)에서 슬립 스테이트 모드(T22)로 진입하는 과정의 모드이며, 슬립 스테이트 모드(T22)는 논리 회로(220)가 논리 연산을 수행하지 않는 모드이며, 슬립 아웃 모드(T23)는 슬립 스테이트 모드(T22)에서 액티브 모드(T13)로 진입하는 과정의 모드 이다. 클럭 신호(CLKS)는 액티브 모드(T11, T13)에서 전송되고 슬립 모드(T12)에서는 전송되지 않는다. 즉, 액티브 모드(T11)에서 슬립 인 모드(T21)로 전환되면 클럭 신호(CLKS)는 비전송되고, 슬립 아웃 모드(T23)에서 액티브 모드(T13)로 전환되면 클럭 신호(CLKS)는 다시 전송된다.
리텐션 신호(RETS)가 슬립 인 모드(T21)에서 활성화(예를 들어, 논리 로우 레벨)되고 그 이후에 파워 게이팅 신호(PGS)가 활성화(예를 들어, 논리 로우 레벨)되는데, 이러한 파워 게이팅 신호(PGS)의 활성화 시점에 기초하여 슬립 인 모드(T21)에서 슬립 스테이트 모드(T22)로 전환된다. 이 때, 슬립 인 모드(T21)에서 리텐션 신호(RETS)가 활성화되는 시점이 파워 게이팅 신호(PGS)가 활성화되는 시점보다 소정 시간 앞선 이유는 상기 소정 시간 동안에 리텐션 플립 플롭(230)이 새로운 입력 신호(IN)가 입력되는 것을 차단하고, 이전 데이터(Q)를 저장하기 위한 시간이 필요하기 때문이다.
슬립 스테이트 모드(T22)에서 파워 게이팅 신호(PGS)가 비활성화(예를 들어, 논리 하이 레벨)되면, 이러한 파워 게이팅 신호(PGS)의 비활성화 시점에 기초하여 슬립 스테이트 모드(T22)에서 슬립 아웃 모드(T23)로 전환된다. 이후, 슬립 아웃 모드(T23)에서 리텐션 신호(RETS)는 비활성화(예를 들어, 논리 하이 레벨)되고, 액티브 모드(T13)로 전환되면 비전송되던 클럭 신호(CLKS)가 다시 전송된다. 이 때, 슬립 아웃 모드(T23)에서 리텐션 신호(RETS)가 비활성화되는 시점이 파워 게이팅 신호(PGS)가 비활성화되는 시점보다 소정 시간 늦는 이유는 상기 소정 시간 동안에 리텐션 플립 플롭(230)이 플로팅(floating)되었던 가상 전원 전압 라인(VVDD) 또는 가상 접지 전압 라인(VGND)의 전하를 방전시켜 노드의 잡음을 제거하기 위함이다.
도 6a, 6b 및 6c는 도 4의 액티브 클럭 쉴딩 구조의 회로 내의 클럭 신호 전송 라인, 파워 게이팅 신호 전송 라인 및 리텐션 신호 전송 라인의 배치 형태를 나타내는 도면이다.
도 6a는 클럭 신호 전송 라인(260)과 리텐션 신호 전송 라인(290)이 서로 평행하게 배치되는 실시예이다. 즉, 클럭 신호 전송 라인(260)과 리텐션 신호 전송 라인(290)이 서로 쉴딩 라인 쌍을 형성한다. 도 6b는 리텐션 신호 전송 라인들(290a, 290b)이 다수인 경우, 클럭 신호 전송 라인(260)을 중심으로 두 개의 리텐션 신호 전송 라인들(290a, 290b)이 대칭적이고 평행하게 배치되는 실시예이다. 즉, 클럭 신호 전송 라인(260)과 두 개의 리텐션 신호 전송 라인들(290a, 290b)이 서로 쉴딩 라인 쌍으로 형성됨으로써 쉴딩 효과가 향상될 수 있다. 실시예에 따라, 리텐션 신호 전송 라인들(290a, 290b)이 다수 구비되는 경우에는 복수의 리텐션 신호 전송 라인들(290a, 290b)이 클럭 신호 전송 라인(260)을 에워싸는 형태로 서로 평행하게 배치될 수 있다. 또한, 비록 도시하지는 않았지만 도 3a 및 3b를 참조하여 설명한 바와 같이, 클럭 신호 전송 라인(260)과 파워 게이팅 신호 전송 라인(280)이 서로 쉴딩 라인 쌍을 형성하도록 배치될 수 있다.
도 6c는 클럭 신호 전송 라인(260)을 중심으로 리텐션 신호 전송 라인(290)과 파워 게이팅 신호 전송 라인(280)이 대칭적이고 평행하게 배치되는 실시예이다. 즉, 클럭 신호 전송 라인(260)을 중심으로 리텐션 신호 전송 라인(290) 및 파워 게이팅 신호 전송 라인(280)이 클럭 신호 전송 라인(260)의 쉴딩 라인 쌍으로 형성됨 으로써 쉴딩 효과가 향상된다. 실시예에 따라, 리텐션 신호 전송 라인(290) 및 파워 게이팅 신호 전송 라인(280)이 다수 구비되는 경우에는 복수의 리텐션 신호 전송 라인들(290) 및 파워 게이팅 신호 전송 라인들(280)이 클럭 신호 전송 라인(260)을 에워싸는 형태로 서로 평행하게 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로를 나타내는 도면이다.
도 7을 참조하면, 반도체 집적 회로(300)는 클럭 신호 게이팅 유닛(320), 파워 게이팅 제어 유닛(330) 및 액티브 클럭 쉴딩 구조의 회로(340)를 포함할 수 있다.
클럭 신호 게이팅 유닛(320)은 액티브 모드에서 클럭 신호(CLKS)를 전송하고, 슬립 모드에서 클럭 신호(CLKS)를 비전송하는 것을 제어함으로써 슬립 모드에서 불필요한 클럭 신호(CLKS) 전송에 따른 전력 소비를 방지한다. 파워 게이팅 제어 유닛(330)은 파워 게이팅 신호(PGS) 또는 리텐션 신호(RETS)를 제어하여 액티브 모드와 슬립 모드에서의 동작을 결정한다. 액티브 클럭 쉴딩 구조의 회로(340)는 파워 게이팅 동작을 기초로 액티브 모드에서 클럭 신호(CLKS)를 수신하여 논리 연산을 수행하고, 슬립 모드에서 회로의 동작을 대기한다.
액티브 클럭 쉴딩 구조의 회로(340)는 클럭 신호(CLKS)를 수신하여 논리 연산을 수행하는 논리 회로, 파워 게이팅 신호(PGS)에 응답하여 논리 회로를 액티브 모드 또는 슬립 모드로 전환하는 파워 게이팅 회로, 클럭 신호(CLKS)를 전송하는 클럭 신호 전송 라인 및 파워 게이팅 신호(PGS)를 전송하고 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 파워 게이팅 신호 전송 라인들을 포함할 수 있으며, 실시예에 따라, 리텐션 신호(RETS)를 수신하여 슬립 모드에서 데이터를 유지할 수 있는 리텐션 플립 플롭 및 리텐션 신호(RETS)를 전송하고 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 리텐션 신호 전송 라인들을 더 포함할 수 있다. 도 7에서는 설명의 편의를 위하여 하나의 액티브 클럭 쉴딩 구조의 회로(340)가 도시되었으나, 반도체 집적 회로(300) 내에는 복수의 액티브 클럭 쉴딩 구조의 회로(340)들이 포함될 수 있다. 액티브 클럭 쉴딩 구조의 회로(340)의 구성 요소에 대해서는 도 1 및 도 4에서 설명하였으므로 상세한 설명은 생략하기로 한다.
반도체 집적 회로(300) 내의 클럭 신호 전송 라인은 별도의 쉴딩 라인 쌍을 구비하지 않고, 파워 게이팅 신호 전송 라인들 및 리텐션 신호 전송 라인들을 쉴딩 라인 쌍으로 이용한다. 본 발명에서는 클럭 신호 전송 라인과 파워 게이팅 신호 전송 라인이 서로 평행하게 배치되는 실시예, 파워 게이팅 신호 전송 라인들이 다수인 경우 클럭 신호 전송 라인을 중심으로 두 개의 파워 게이팅 신호 전송 라인들이 대칭적이고 평행하게 배치되는 실시예, 클럭 신호 전송 라인과 리텐션 신호 전송 라인이 서로 평행하게 배치되는 실시예, 리텐션 신호 전송 라인들이 다수인 경우 클럭 신호 전송 라인을 중심으로 두 개의 리텐션 신호 전송 라인들이 대칭적이고 평행하게 배치되는 실시예 및 클럭 신호 전송 라인을 중심으로 리텐션 신호 전송 라인과 파워 게이팅 신호 전송 라인이 대칭적이고 평행하게 배치되는 실시예가 개시되어 있고, 리텐션 신호 전송 라인들 또는/및 파워 게이팅 신호 전송 라인들이 복수인 경우에는 리텐션 신호 전송 라인들 또는/및 파워 게이팅 신호 전송 라인들 이 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치될 수 있음이 설명되어 있으나, 이는 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자라면 누구나 파워 게이팅 신호 전송 라인들 또는/및 리텐션 신호 전송 라인들을 이용하여 클럭 신호 전송 라인을 쉴딩할 수 있도록 다양하게 수정 및 변경할 수 있을 것이다.
본 발명에 따르면, 본 발명의 실시예들에 따른 액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체 집적 회로는 파워 게이팅 신호 및 리텐션 신호를 각각 전송하는 파워 게이팅 신호 전송 라인 및/또는 리텐션 신호 전송 라인을 클럭 신호 전송 라인과 서로 평행하게 배치하여 쉴딩 라인으로 이용함으로써 별도의 쉴딩 라인을 구비하지 않고서도 신호 라인들 간의 노이즈 커플링을 방지할 수 있고 반도체 집적 회로의 집적도도 높일 수 있어 저전력 및 고집적도의 특성이 요구되는 씨모스 공정에 적합하다. 따라서, 본 발명에 따른 액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체 집적 회로는 동적 문턱 전압 기술이 적용되는 반도체 장치 및 반도체 메모리 장치 등을 포함하는 전자 기기 및 모바일 기기 등에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 액티브 클럭 쉴딩 구조의 회로를 나타내는 도면이다.
도 2는 도 1의 액티브 클럭 쉴딩 구조의 회로에서 클럭 신호 전송 라인과 파워 게이팅 신호 전송 라인의 동작 예를 나타내는 도면이다.
도 3a 및 3b는 도 1의 액티브 클럭 쉴딩 구조의 회로 내의 클럭 신호 전송 라인과 파워 게이팅 신호 전송 라인의 배치 형태를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 액티브 클럭 쉴딩 구조의 회로를 나타내는 도면이다.
도 5는 도 4의 액티브 클럭 쉴딩 구조의 회로에서 클럭 신호 전송 라인, 파워 게이팅 신호 전송 라인 및 리텐션 신호 전송 라인의 동작 예를 나타내는 도면이다.
도 6a, 6b, 및 6c는 도 4의 액티브 클럭 쉴딩 구조의 회로 내의 클럭 신호 전송 라인, 파워 게이팅 신호 전송 라인 및 리텐션 신호 전송 라인의 배치 형태를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
200: 액티브 클럭 쉴딩 구조의 회로
220: 논리 회로 230: 리텐션 플립 플롭
240: 파워 게이팅 회로 260: 클럭 신호 전송 라인
280: 파워 게이팅 신호 전송 라인
290: 리텐션 신호 전송 라인

Claims (16)

  1. 클럭 신호를 수신하여 논리 연산을 수행하는 논리 회로;
    파워 게이팅 신호에 응답하여 상기 논리 회로를 액티브 모드 또는 슬립 모드로 전환하는 파워 게이팅 회로;
    상기 클럭 신호를 전송하는 클럭 신호 전송 라인;
    리텐션 신호를 수신하여 상기 슬립 모드에서 데이터를 유지할 수 있는 리텐션 플립 플롭;
    상기 파워 게이팅 신호를 전송하고, 상기 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 파워 게이팅 신호 전송 라인들; 및
    상기 리텐션 신호를 전송하고, 상기 클럭 신호 전송 라인의 쉴딩 라인 쌍으로 동작하는 적어도 하나 이상의 리텐션 신호 전송 라인들을 포함하는 액티브 클럭 쉴딩 구조의 회로.
  2. 제 1 항에 있어서, 상기 파워 게이팅 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치되는 것을 특징으로 하는 액티브 클럭 쉴딩 구조의 회로.
  3. 제 1 항에 있어서, 상기 클럭 신호는 상기 액티브 모드에서 전송되고 상기 슬립 모드에서 비전송되며, 상기 파워 게이팅 신호가 활성화되는 시점에 기초하여 상기 액티브 모드에서 상기 슬립 모드로 전환되고, 상기 파워 게이팅 신호가 비활성화되는 시점에 기초하여 상기 슬립 모드에서 상기 액티브 모드로 전환되는 것을 특징으로 하는 액티브 클럭 쉴딩 구조의 회로.
  4. 삭제
  5. 제 1 항에 있어서, 상기 파워 게이팅 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치되는 것을 특징으로 하는 액티브 클럭 쉴딩 구조의 회로.
  6. 제 1 항에 있어서, 상기 리텐션 신호 전송 라인들은 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치되는 것을 특징으로 하는 액티브 클럭 쉴딩 구조의 회로.
  7. 제 1 항에 있어서, 상기 파워 게이팅 신호 전송 라인들 및 상기 리텐션 신호 전송 라인들 모두가 상기 클럭 신호 전송 라인을 에워싸는 형태로 서로 평행하게 배치되는 것을 특징으로 하는 액티브 클럭 쉴딩 구조의 회로.
  8. 제 1 항에 있어서, 상기 슬립 모드는 슬립 인 모드, 슬립 스테이트 모드 및 슬립 아웃 모드를 포함하고, 상기 클럭 신호는 상기 액티브 모드에서 전송되고 상기 슬립 모드에서 비전송되는 것을 특징으로 하는 액티브 클럭 쉴딩 구조의 회로.
  9. 제 8 항에 있어서, 상기 리텐션 신호가 상기 슬립 인 모드에서 활성화된 이후에, 상기 파워 게이팅 신호가 활성화되는 시점에 기초하여 상기 슬립 인 모드에서 상기 슬립 스테이트 모드로 전환되는 것을 특징으로 하는 액티브 클럭 쉴딩 구조의 회로.
  10. 제 9 항에 있어서, 상기 파워 게이팅 신호가 비활성화되는 시점에 기초하여 상기 슬립 스테이트 모드에서 상기 슬립 아웃 모드로 전환된 이후에, 상기 슬립 아웃 모드에서 상기 리텐션 신호가 비활성화되는 것을 특징으로 하는 액티브 클럭 쉴딩 구조의 회로.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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