JP4633578B2 - 集積回路およびそれを搭載した電子機器 - Google Patents

Description

本発明は、コア部と入出力部を備える集積回路およびそれを搭載した電子機器に関する。

近年、プロセスの微細化に伴い回路規模が増大する傾向にある。これに伴い、リーク電流も増大してきている。携帯電話機などのバッテリ駆動型の携帯機器のように、消費電流抑制の要請が強いアプリケーションの中でも、特に、スタンバイ状態にあることが多い音源ＬＳＩ（Large Scale Integration）など、ＩＣのスタンバイ時の消費電流量は無視できない大きさになってきている。

低消費電力の要請に対し、特許文献１は、入出力ポートの完全性を保持しつつ低パワースタンバイ機能を有するマイクロコントローラ集積回路を開示する。この回路は、マイクロコントローラコアロジック（以下、単にコアロジックという。）と、出力ロジックレベルを格納することに適合した入出力ポートロジックと、それらの間に接続されたインターフェースロジックと、入出力ポートロジックによって制御されるパワースイッチとを含む。
特開２００１−１８４３３０号公報

上記特許文献１に開示された回路は、コアロジックの電源が切断された際、コアロジックと入出力ポートロジックとの接点での物理的な信頼性が低下する可能性がある。また、リーク電流が発生する可能性もある。

本発明はこうした状況に鑑みてなされたものであり、その目的は、回路の信頼性を保ちながら、消費電力を抑制することができる集積回路およびそれを搭載した電子機器を提供することにある。

上記課題を解決するために、本発明のある態様の集積回路は、それぞれ独立に電源制御される第１ブロックと、第２ブロックと、を備える。第２ブロックは、第１ブロックの電源が落とされた際、第１ブロックに出力する信号を所定の電位に固定する。「電源が落とされる」とは、第１ブロックの電源電圧がグラウンドレベルまで落とされてもよいし、電源電圧が通常動作時より低い電圧に落とされてもよい。例えば、寄生容量などの成分によりグラウンドレベルが数ｍＶ程度、浮いた状態であってもよい。「所定の電位」とは、ローレベルであってもよいし、ハイレベルであってもよい。

この態様によると、第１ブロックの電源を落とした際、第２ブロックから第１ブロックに出力される信号をローレベルなどに固定したことにより、第１ブロックと第２ブロックとの接点でのラッチアップなどを防止でき、回路の信頼性を保ちながら、消費電力を抑制することができる。

第１ブロックと第２ブロックとの間に、それらの電源電圧レベルの差異を吸収するレベルシフタをさらに備えてもよい。第１ブロックの電源が落とされた際、レベルシフタの電源が落とされてもよい。この態様によると、第１ブロックと第２ブロックとで電源電圧レベルが異なる回路において、第１ブロックの電源を落とした際、レベルシフタの消費電力も低減することができる。また、レベルシフタによるリーク電流の発生も抑制することができる。

本発明の別の態様もまた、集積回路である。この集積回路は、所定の機能を実現するコア部と、外部との入出力制御を行う入出力部と、を備える。コア部および入出力部は、それぞれ独立に電源制御され、入出力部は、コア部の電源が落とされた際、コア部に出力する信号を所定の電位に固定する。「所定の機能」は、演算処理およびデータ記憶の少なくともいずれか一方であってもよい。「電源が落とされる」とは、コア部の電源電圧がグラウンドレベルまで落とされてもよいし、電源電圧が通常動作時より低い電圧に落とされてもよい。「所定の電位」とは、ローレベルであってもよいし、ハイレベルであってもよい。入出力部は、コア部の電源を落とすための信号と、外部からの信号と、コア部からのイネーブル信号とが入力される論理ゲートを含んでもよい。論理ゲートは、コア部の電源を落とすための信号がアクティブになると、所定の電位に固定するための信号を出力してもよい。例えば、ローレベルを出力してもよい。

この態様によると、コア部の電源を落とした際、入出力部からコア部に出力される信号をローレベルなどに固定したことにより、コア部と入出力部との接点でのラッチアップなどを防止でき、回路の信頼性を保ちながら、消費電力を抑制することができる。

コア部と入出力部との間に、それらの電源電圧レベルの差異を吸収するレベルシフタをさらに備えてもよい。コア部の電源を落とした際、レベルシフタの電源を落としてもよい。この態様によると、コア部と入出力部とで電源電圧レベルが異なる回路において、コア部の電源を落とした際、レベルシフタの消費電力も低減することができる。また、レベルシフタによるリーク電流の発生も抑制することができる。

コア部の電源が落とされた際、入出力部は、コア部から外部への信号伝達経路を遮断してもよい。入出力部は、コア部から外部への信号伝達経路を遮断するためのトライステートバッファをさらに含んでもよい。トライステートバッファは、コア部の電源を落とすための信号がアクティブになると、信号伝達経路を遮断してもよい。入出力部は、トライステートバッファと外部とを繋ぐ信号伝達経路とグラウンドとの間に設けられたスイッチング素子をさらに含んでもよい。スイッチング素子は、コア部の電源を落とすための信号がアクティブになるとオンし、信号伝達経路の電位を落としてもよい。この態様によると、コア部からの電流による消費電力を抑制することができる。

入出力部はコア部の周囲に複数配置され、コア部と複数の入出力部との間の空間に、コア部の電源を落とすことを各入出力部に伝達するための信号線が配されてもよい。その信号線で伝達すべき信号の減衰を補償する中継バッファを設けてもよい。この態様によると、短い信号線で、コア部の電源が落とされることを各入出力部に伝達することができる。

入出力部の電源系に配置された信号線を駆動する回路をさらに備えてもよい。この態様によると、コア部の電源が落とされても、コア部の電源が落とされたことを各入出力部に伝達するための信号を送出することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、上述した態様の集積回路と、集積回路に電源を供給する電源回路と、を備える。この態様によると、回路の信頼性を保ちながら、消費電力を抑制することができる電子機器を実現することができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、回路の信頼性を保ちながら、消費電力を抑制することができる。

（実施形態１）
図１は、実施形態１におけるＩ／Ｏ部１０とコア部２０を含む集積回路５０の構成を示す回路図である。実施形態１では、コア部２０と、Ｉ／Ｏ部１０を備える集積回路５０において、コア部２０への電源供給を停止した場合でも、回路の信頼性を損なわない仕組みを提供する。

Ｉ／Ｏ部１０は、コア部２０の周辺に配置され、コア部２０と外部とのインタフェースとして機能する。Ｉ／Ｏ部１０は、第１ＯＲ回路１２を備える。第１ＯＲ回路１２は、３入力端子を持ち、それぞれの端子には、第１レベルシフタ１４の出力信号、外部からの入力信号、およびコアダウン信号ＣＯＲＥＤＯＷＮが入力される。第１ＯＲ回路１２の出力は、第２レベルシフタ１６を介して、コア部２０に出力される。なお、電源電圧ＶＤＤラインとグラウンドとの間に設けられた第１ダイオード１８および第２ダイオード１９は、静電保護用であり、第１ダイオード１８および第２ダイオード１９のブレークダウンを超える電圧が電源電圧ラインおよび信号ラインの少なくとも一方に印加されると、逆方向に導通して、電流をグラウンドから引き抜く。

第１レベルシフタ１４および第２レベルシフタ１６は、Ｉ／Ｏ部１０の電源電圧とコア部２０の電源電圧との違いを調整するものである。例えば、Ｉ／Ｏ部１０の電源電圧を３．０Ｖ、コア部２０の電源電圧を１．８Ｖに設定したとき、Ｉ／Ｏ部１０とコア部２０との間にレベルシフタを設置することにより、Ｉ／Ｏ部１０とコア部２０との電源電圧のレベルを合わせる。第１レベルシフタ１４および第２レベルシフタ１６は、入力されるハイレベルの信号またはローレベルの信号を反転して出力するタイプのものである。

第１レベルシフタ１４には、コア部２０から入力イネーブル信号が入力される。第１レベルシフタ１４は、入力イネーブル信号を反転して、ローレベルまたはハイレベルの信号を第１ＯＲ回路１２に出力する。

コアダウン信号ＣＯＲＥＤＯＷＮは、ユーザが設定する信号であり、コア部２０への電源供給を停止する場合に、ローに設定する。コアダウン信号ＣＯＲＥＤＯＷＮは反転されて第１ＯＲ回路１２に入力されるため、第１ＯＲ回路１２にハイが入力されることになる。第１ＯＲ回路１２は、少なくとも一つの入力端子にハイが入力されると、ハイを出力する論理ゲートであるため、第２レベルシフタ１６にハイを出力する。第２レベルシフタ１６は、第１ＯＲ回路１２の出力信号を反転してローをコア部２０に出力する。

コア部２０への電源供給を停止する場合、その電源供給の停止と共にＩ／Ｏ部１０の第１レベルシフタ１４および第２レベルシフタ１６への電源供給も停止する。これにより、第１レベルシフタ１４および第２レベルシフタ１６は、レベルシフト機能を停止する。

このように、コアダウン信号ＣＯＲＥＤＯＷＮをローに設定すると、外部からの入力信号、およびコア部２０からの入力イネーブル信号の論理に関係なく、コア部２０にローを出力することができる。入力イネーブル信号がコア部２０のスタンバイによりハイインピーダンス状態になり、フローティングしても、コア部２０にローを出力することができる。

以上説明したように実施形態１によれば、コア部２０への電源供給を停止した場合に、Ｉ／Ｏ部１０からコア部２０への信号レベルをローに固定したことにより、回路の信頼性を保つことができる。すなわち、外部回路からの入力信号による電圧印加に対しても、ラッチアップや素子の耐久性が低下するといった事態を防止することができる。また、Ｉ／Ｏ部１０とコア部２０との接点でのリーク電流を抑制することができる。Ｉ／Ｏ部１０とコア部２０との間にレベルシフタ１４、１６を設置した場合も、レベルシフタ１４、１６への電源供給も停止させるため、レベルシフタ１４、１６による消費電流を抑制することができ、レベルシフタ１４、１６によるリーク電流も抑制することができる。

（実施形態２）
実施形態１では、入力用の構成を示したが、実施形態２では、双方向の構成を示す。図２は、実施形態２におけるＩ／Ｏ部１０とコア部２０を含む集積回路５０の構成を示す回路図である。第１ＯＲ回路１２、第１レベルシフタ１４および第２レベルシフタ１６の構成および動作は、実施形態１と同様である。なお、第１ダイオード１８および第２ダイオード１９も、実施形態１と同様に保護回路を形成する。

コア部２０から外部へ出力すべき信号は、第３レベルシフタ２６に入力される。第３レベルシフタ２６は、その出力すべき信号の論理を反転して、第２ＯＲ回路２２に入力する。第２ＯＲ回路２２には、第３レベルシフタ２６からの信号とコアダウン信号ＣＯＲＥＤＯＷＮの論理反転した信号が入力される。第４レベルシフタ２８には、コア部２０から出力イネーブル信号が入力される。第４レベルシフタ２８は、出力イネーブル信号の論理を反転して、第３ＯＲ回路２４に入力する。第３ＯＲ回路２４には、第４レベルシフタ２８からの信号とコアダウン信号ＣＯＲＥＤＯＷＮの論理反転した信号が入力される。出力イネーブル信号は、通常、入力イネーブル信号の反転信号となる。

第２ＯＲ回路２２の出力信号は、トライステートバッファ２９の入力端子に印加される。第３ＯＲ回路２４の出力信号は、論理反転されて、トライステートバッファ２９の制御端子に印加される。トライステートバッファ２９は、制御信号のレベルによりハイインピーダンスにすることができるバッファである。制御端子にローが印加されると、ハイインピーダンスになり、トライステートバッファ２９の入力と出力とを切り離すことができる。ここでは、コア部２０からの信号が外部に出力されなくなる。すなわち、トライステートバッファ２９は、コア部２０と外部との間のデータ入出力を切替制御している。

実施形態１と同様に、コア部２０への電源供給を停止する場合、コアダウン信号ＣＯＲＥＤＯＷＮをローに設定する。すると、第２ＯＲ回路２２の入力端子には、コアダウン信号ＣＯＲＥＤＯＷＮが論理反転されたハイが印加される。これにより、第２ＯＲ回路２２の出力は、電源供給の停止によりコア部２０の出力がハイインピーダンス状態になり、フローティングしても、そのフローティングに関係なく、ハイに確定する。

また、第３ＯＲ回路２４の入力端子にも、コアダウン信号ＣＯＲＥＤＯＷＮが論理反転されたハイが印加される。これにより、第３ＯＲ回路２４の出力は、出力イネーブル信号に関係なく、ハイに確定する。よって、第３ＯＲ回路２４の出力が反転されたローがトライステートバッファ２９の制御端子に印加され、コア部２０からの出力ラインが切り離される。また、Ｉ／Ｏ部１０からコア部２０への入力信号は、実施形態１と同様に、ローに確定する。

以上説明したように実施形態２によれば、実施形態１で説明した効果に加えて、コア部２０への電源供給の停止により、コア部２０の出力端子がハイインピーダンスになっても、外部への出力ラインと切り離すことにより、消費電流を抑えることができる。

（実施形態３）
実施形態３は、実施形態２の構成にプルダウン機能を付加した構成である。図３は、実施形態３におけるＩ／Ｏ部１０とコア部２０を含む集積回路５０の構成を示す回路図である。第４ＯＲ回路３２、第５レベルシフタ３４、およびトランジスタ３６以外の構成および動作は、実施形態２と同様である。

第５レベルシフタ３４には、コア部２０から出力イネーブル信号が入力される。第５レベルシフタ３４は、出力イネーブル信号の論理を反転して、第４ＯＲ回路３２に入力する。第４ＯＲ回路３２には、第５レベルシフタ３４からの信号とコアダウン信号ＣＯＲＥＤＯＷＮの論理反転した信号が入力される。第４ＯＲ回路３２の出力信号は、トランジスタ３６のゲートに入力される。

トランジスタ３６は、電解効果トランジスタであり、ゲートにハイが入力されると、導通する。トランジスタ３６のドレインは、外部との入出力ラインに、ソースはグラウンドに接続されている。なお、トランジスタ３６は、スイッチング素子であれば他の素子でもよい。

実施形態１および２と同様に、コア部２０への電源供給を停止する場合、コアダウン信号ＣＯＲＥＤＯＷＮをローに設定する。すると、第４ＯＲ回路３２の入力端子には、コアダウン信号ＣＯＲＥＤＯＷＮが論理反転されたハイが印加される。これにより、第４ＯＲ回路３２の出力は、出力イネーブル信号に関係なく、ハイに設定される。

実施形態２と同様に、トライステートバッファ２９は、第３ＯＲ回路２４の出力信号が論理反転されてローが制御端子に印加されると、ハイインピーダンスになり、トライステートバッファ２９の入力と出力とを切り離す。実施形態３では、この切り離しと共にトランジスタ３６が導通し、外部との入出力ラインのレベルがグラウンド電位に落とされる。

以上説明したように実施形態３によれば、実施形態２で説明した効果に加えて、プルダウン機構を付加したことにより、外部との入出力ラインのレベルがハイインピーダンスになることを防止し、誤動作を避けることができる。

図４は、コアダウン駆動部４０の構成を示す図である。コアダウン駆動部４０にも、電源電圧ＶＤＤラインとグラウンドとの間に設けられた第３ダイオード４２および第４ダイオード４４は、静電保護用であり、第３ダイオード４２および第４ダイオード４４のブレークダウンを超える電圧が、電源電圧ラインおよび信号ラインの少なくとも一方に印加されると、逆方向に導通して、電流をグラウンドから引き抜く。

（実施形態４）
図５は、実施形態４における集積回路５０の配置例を示す図である。この集積回路５０は、実施形態１から３に説明したＩ／Ｏ部１０を使用するものである。コア部２０の周辺には、複数のＩ／Ｏ部１０がコア部２０を囲むよう、配置される。ここでは、各Ｉ／Ｏ部１０がＩ／Ｏセルを構成する。図５では、コア部２０の上左右に５個ずつ、下に４個で計１９個、配置されている。各Ｉ／Ｏ部１０には、上述した実施形態１から３のいずれを使用してもよい。コアダウン駆動部４０は、コア部２０の周囲に四角状、または環状に配置されるべき各Ｉ／Ｏ部１０のいずれかの間に設けられる。したがって、コア部２０の周囲には、Ｃ字状のＩ／Ｏ部１０と、Ｃ字状のＩ／Ｏ部１０の間に配置されるコアダウン駆動部４０とが設けられる。

コア部２０と、コア部２０を囲むＩ／Ｏ部１０およびコアダウン駆動部４０との間にはスペースが設けられ、上述したコアダウン信号ＣＯＲＥＤＯＷＮを各Ｉ／Ｏ部１０に配信するためのコアダウン信号線が配される。コアダウン信号線は、コア部２０の領域には配されない。コアダウン信号線は、Ｉ／Ｏ部１０の電源電圧で制御され、例えば、３Ｖで駆動される。コア部２０の電源はスタンバイ時に停止されてしまうので、Ｉ／Ｏ部１０の電源電圧を利用する。コアダウン駆動部４０は、当該信号線を利用して、各Ｉ／Ｏ部１０にコアダウン信号ＣＯＲＥＤＯＷＮを供給する。この配置によれば、短い信号線ですべてのＩ／Ｏ部１０にコアダウン信号ＣＯＲＥＤＯＷＮを供給することができる。

ここで、上記スペースに配されるコアダウン信号線の減衰を補償するための中継バッファ５２を設けてもよい。特に、コアダウン信号ＣＯＲＥＤＯＷＮを配信すべきＩ／Ｏ部１０が多数になるほど、コアダウン信号ＣＯＲＥＤＯＷＮが減衰されて、各Ｉ／Ｏ部１０に均等な信号レベルを供給することが難しくなるため、中継バッファ５２を設ける必要性が高い。中継バッファ５２を設ける場所や、中継バッファ５２の数は、集積回路５０の他の条件により異なる。例えば、Ｉ／Ｏ部１０の数や、コアダウン信号線の太さや長さなどにより、コアダウン信号ＣＯＲＥＤＯＷＮの減衰の程度が異なってくる。各集積回路における最適な配置は、シミュレーションや実験により求めればよい。

図５では、コアダウン信号線の２回目の角に中継バッファ５２を配置している。中継バッファ５２は、コアダウン駆動部４０からこの角の地点までの経路で減衰した電圧レベルを補償するために、所定の電圧を加える。これにより、コアダウン信号線から各Ｉ／Ｏ部１０に供給されるコアダウン信号ＣＯＲＥＤＯＷＮをより均等なレベルに調整することができる。

図６は、集積回路５０で使用される各種信号のタイミングを示すタイミングチャートである。図６において、期間Ａは、電源投入時動作の期間を示す。まず、Ｉ／Ｏ部１０のデジタル用電源電圧ＤＶＤＤＩＯおよびコア部２０のアナログ用電源電圧ＡＶＤＤが立ち上がり、その後に、コア部２０のデジタル用電源電圧ＤＶＤＤが立ち上がる。

次に、コア部２０への電源供給を有効にするために、コアダウン信号ＣＯＲＥＤＯＷＮがローからハイに遷移する。期間Ｂはリセット解除期間を示す。コアダウン信号ＣＯＲＥＤＯＷＮとリセット信号ＲＳＴを同タイミングにすると回路動作や物理的な信頼性に影響する可能性があり、Ｉ／Ｏ部１０をコアダウンに対応した状態にしてから、リセット信号ＲＳＴによりコア部２０への電源供給を停止する。Ｉ／Ｏ部１０をコアダウンに対応した状態にしてから、コア部２０の電源を停止するまでの期間が、上記リセット解除期間に相当する。期間Ｃは通常動作の期間を示す。上述した４つの信号がすべて立ち上がると、集積回路５０全体が通常動作する。

コア部２０への電源供給を停止するために、コアダウン信号ＣＯＲＥＤＯＷＮがハイからローに遷移する。期間Ｄは低消費電力動作への移行期間を示す。リセット信号ＲＳＴがローへ遷移すると、コア部２０へのデジタル用電源電圧ＤＶＤＤの供給が停止する。期間Ｅは低消費電力動作の期間を示す。期間Ｄでは、コア部２０へのデジタル用電源電圧ＤＶＤＤの供給が停止し、Ｉ／Ｏ部１０へのデジタル用電源電圧ＤＶＤＤＩＯの供給は有効になされている状態である。期間Ｆは、低消費電力解除期間を示す。コア部２０の低消費電力動作スタンバイ状態から復帰するための手順は、とくに回路動作や物理的な信頼性に影響することもないので、自由に復帰させてよい。

以上説明したように実施形態４によれば、コア部２０への電源供給を停止して消費電流を抑制しても、回路の信頼性を損なわない集積回路５０を実現することができる。

図７は、電子機器７０の構成を示すブロック図である。この電子機器７０は、主に、携帯電話機、ＰＨＳ（Personal Handyphone System）、ＰＤＡ（Personal Digital Assistance）、デジタルカメラ、音楽再生機器などの携帯型の電子機器が該当する。電子機器７０は、実施形態４に説明した集積回路５０、集積回路５０に電源を供給する電源回路７４、およびその電源回路７４に電源を供給する直流電源７２を備える。直流電源７２は、例えば、リチウムイオン電池や充電式のバッテリなどが該当する。電源回路７４は、直流電源７２からの電源電圧を昇圧したり、安定化させたりして、集積回路５０に電源電圧を供給する。集積回路５０は、所定のオーディオデータをもとに発音させるための音源ＬＳＩであってもよい。その場合、電子機器７０には、スピーカを備える。

以上説明したように実施形態１から４のいずれかの集積回路５０を電子機器７０に搭載することにより、消費電流を抑制しても、ラッチアップや素子の耐久性が低下するといった事態を防止することができる電子機器を実現することができる。したがって、電子機器の駆動時間の延長と、回路の信頼性の維持を両立することができる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、実施形態とは逆に、Ｉ／Ｏ部１０への電源供給を停止して、コア部２０への電源供給を維持してもよい。この場合、コア部２０からの電流が流れないように、コア部２０からの信号をローに固定する構成を設ける。また、コア部２０とＩ／Ｏ部１０との接点にあるレベルシフタへの電源供給を停止する。この構成は、図１から図３の回路から容易に応用することができる。これによれば、回路の信頼性を保ちながら、消費電力を抑制することができる。

実施形態１におけるＩ／Ｏ部とコア部を含む集積回路の構成を示す回路図である。 実施形態２におけるＩ／Ｏ部とコア部を含む集積回路の構成を示す回路図である。 実施形態３におけるＩ／Ｏ部とコア部を含む集積回路の構成を示す回路図である。 コアダウン駆動部の構成を示す図である。 実施形態４における集積回路の配置例を示す図である。 集積回路で使用される各種信号のタイミングを示すタイミングチャートである。 電子機器の構成を示すブロック図である。

符号の説明

１０ Ｉ／Ｏ部、 １２ 第１ＯＲ回路、 １４ 第１レベルシフタ、 １６ 第２レベルシフタ、 ２０ コア部、 ２２ 第２ＯＲ回路、 ２４ 第３ＯＲ回路、 ２６ 第３レベルシフタ、 ２８ 第４レベルシフタ、 ２９ トライステートバッファ、 ３２ 第４ＯＲ回路、 ３４ 第５レベルシフタ、 ３６ トランジスタ、 ４０ コアダウン駆動部、 ５０ 集積回路、 ５２ 中継バッファ、 ７０ 電子機器、 ７２ 直流電源、 ７４ 電源回路。

Claims (6)

1. コア部と、
   入出力部と、を備え、
   前記入出力部は、
   前記コア部から入力イネーブル信号が入力される第１レベルシフタと、
   前記コア部から外部へ出力すべき信号が入力される第２レベルシフタと、
   前記コア部から出力イネーブル信号が入力される第３レベルシフタと、
   前記第２レベルシフタの出力信号と前記コア部の電源を落とすための信号が入力される第１論理ゲートと、
   前記第３レベルシフタの出力信号と前記コア部の電源を落とすための信号が入力される第２論理ゲートと、
   前記第１論理ゲートから出力される信号が入力端子に入力され、前記２論理ゲートから出力される信号が制御端子に入力され、前記コア部から外部への信号伝達経路を遮断するためのトライステートバッファと、
   前記トライステートバッファから出力される信号と、前記第１レベルシフタから出力される信号と、前記コア部の電源を落とすための信号とが入力される第４論理ゲートと、
   前記第４論理ゲートから出力される信号が入力され、前記コア部へ出力する第４レベルシフタと、
   を含み、
   前記コア部および前記入出力部は、それぞれ独立に電源制御され、前記入出力部は、前記コア部の電源が落とされた際、前記コア部に出力する信号を所定の電位に固定し、
   前記第４論理ゲートは、前記コア部の電源を落とすための信号がアクティブになると、前記所定の電位に固定するための信号を前記第４レベルシフタに出力し、
   前記トライステートバッファは、前記２論理ゲートから出力される信号のレベルに応じて、前記コア部と外部との間のデータ入出力を切替制御することを特徴とする集積回路。
2. 前記入出力部は、
   前記トライステートバッファと外部とを繋ぐ信号伝達経路とグラウンドとの間に設けられたスイッチング素子をさらに含み、
   前記スイッチング素子は、前記コア部の電源を落とすための信号がアクティブになるとオンし、前記信号伝達経路の電位を落とすことを特徴とする請求項１に記載の集積回路。
3. 前記入出力部は前記コア部の周囲に複数配置され、前記コア部と前記複数の入出力部との間の空間に、前記コア部の電源を落とすことを各入出力部に伝達するための信号線が配されたことを特徴とする請求項１または２に記載の集積回路。
4. 前記入出力部の電源系に配置された前記信号線を駆動する回路をさらに備えたことを特徴とする請求項３に記載の集積回路。
5. 前記信号線で伝達すべき信号の減衰を補償する中継バッファをさらに備えたことを特徴とする請求項３に記載の集積回路。
6. 請求項１から５のいずれかに記載の集積回路と、
   前記集積回路に電源を供給する電源回路と、
   を備えることを特徴とする電子機器。

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