TWI357563B - Integrated circuit provided with core unit and inp - Google Patents

Description

!357563 九、發明說明： 【發明所屬之技術領域】 本發明係關於具備核部與輪入輸出部之積體電路及搭載 其之電子機器。 【先前技術】 近年來，隨著處理之微細化，電路規模有增大之趨勢。 同時漏電流亦增大。如行動電話等電池驅動型之攜帶式機 器，強烈要求抑制消耗電流之應用中，特別是多在待用狀 態之音源LSI(大規模積體）等，IC待用時之耗電量大而不能 忽視。 對於低耗電之要求，專利文獻丨揭示有：保持輸入輪出 埠之凡全性，且具有低電力待用功能之微控制器積體電 路。該電路包含：微控制器核邏輯（以下簡稱為核邏輯）， 適於儲存輸出邏輯位準之輸入輸出埠邏輯，連接於此等之 間之介面邏輯；及藉由輸入輸出埠邏輯而控制之電力開 關。 專利文獻1 :特開2001-1 84330號公報 【發明内容】 (發明所欲解決之問題） 揭不於上述專利文獻1之電路’於切斷核邏輯之電源 時，可能核邏輯與輸入輸出埠邏輯之接點上之物理性可靠 性降低。此外’亦可能發生漏電流。 有鑑於此種狀況，本發明之目的在提供一種可保持電路 之可靠性，且抑制耗電之積體電路及搭載其之電子機器。 1058l7.doc 063 (解決問題之手段） 為了解決上述問題，本發明一種態樣之積體電路包含： 刀別獨立地進行電源控制之第一區塊及第二區塊。第二區 塊於切斷第一區塊之電源時，將輸出至第—區塊之訊號固 疋於私定之電位，所謂「切斷電源」，亦可第一區塊之電 源電壓降低至接地位準，亦可電源電壓降低至比通常動作 時低之電®。如肖由寄生電容等之成A，亦可接地位準為 數mV程度而為浮動狀態。所謂「指定之電位」，亦可為低 位準，亦可為高位準。 ’_ 。採用態樣，於切斷第—區塊之電源時，藉由將自第二 區塊輸出至第一區塊之訊號固定於低位準等，可防止第一 區塊與第二區塊之接點上之封閉鎖定等，而可保持電路之 可靠性，且抑制耗電。 亦可在第-區塊與第二區塊之間進一步包含吸收 源電壓位準之差異之位準移位器。切斷第—區塊之電源 時，亦可切斷位準移位器之電源。採用該態樣，在第一區、 塊與第二區塊之電源電壓位準不同之電路中，於切斷第二 區塊之電源時’亦可減低位準移位器之耗電n 抑制因位準移位器而發生之漏電流。 ， 一本發明之其他態樣係一種積體電路。該積體電路包含. =定功能之核部，及進行與外部之輸入輸出控制之輸 」：。核部及輸入輸出部分別獨立地進行電源控制， 輸入輸“於㈣核部之電源時，將輸出至核部 定於指定之電心所謂「指定 °旒固 功月b J，亦可為運算處理 1058I7.doc 核部之電源 路徑、δ號形成主動時接通，亦可降低訊號傳達 電。-位。採用該態樣’可抑制來自核部之電流之耗 配置數個輸入輪出部’在核部與數個 之二間，配置有將切斷核部之電源者傳達 至各輪入輸出部用 傳達之訊號之= 置補償應以其訊號線 吨號绫胳’之中繼緩衝器。採用該態樣，可以短之 琥線將切斷核部之電源者傳達至各輸入輸出部。 號：：:：步包含驅動配置於輸入輪出部之電源系統之訊 出路。採用該態樣，即使切斷核部之電源，仍可送 =刀斷核部之電源者傳達^輸人輸㈣用之訊號。 :::之另外態樣係一種電子機器。該電子機器包含_· 先'樣之積體電路，及供給電源至積體電路 :。採用該態樣，可實現可保持電路之可靠性，且= 電之電子機器。 卩制耗 另卜在裝置、方法、系統等之間轉換以上構成要素之 任意組合及本發明之表現者，作為本發明之態樣仍有效。 (發明之效果） 採用本發明，可保持電路之可靠性，且抑制耗電。 【實施方式】 (第一種實施形態） 圖1係顯示第—種實施形態之包含卯㈣與核部20之積 體電路5〇之構造之電路圓。第-種實施形態提供-種在且 備：核部2〇及ι/〇部ι〇之積體電物中，即使停止對㈣ 1058I7.doc 1357563 2〇供給電源時，仍不致捐及電路之可靠性之結構。 I/O部丨0配置於核部20之周邊，起作用作為核部2〇與外 部之介面。I/O部10具備第一OR電路12。第一0R電路丨2具 有3個輸入端子，各個輸入端子中輸入：第一位準移位器 14之輸出訊號、來自外部之輸入訊號及核降d〇wn)訊 號C〇REDOWN。第一OR電路12之輸出，經由第二位準移 位器1 6而輸出至核部20。另外，設於電源電壓VDD線與地 φ 線之間之第一一極體18及第二二極體19係靜電保護用，超 過第一二極體18及第二二極體19之擊穿之電壓，施加於電 源電壓線及訊號線之至少一方時，在反方向導通，而自地 線抽出電流。 第位準移位器14及第一位準移位器16係調整1/〇部1 〇 之電源電壓與核部20之電源電壓之差異者。如將1/〇部1〇 之電源電壓設定為3.0 V，將核部20之電源電壓設定為18 V時，藉由在1/〇部10與核部2〇之間設置位準移位器，組合 • 1/0部10與核部2〇之電源電壓之位準》第一位準移位器14 及第一位準移位器16係反轉輸入之高位準訊號或低位準訊 號而輸出之型式者。 於第一位準移位器14中，自核部20輸入輸入賦能訊號。 第一位準移位器14反轉輸入賦能訊號，而將低位準或高位 準之訊號輸出至第一 〇R電路。

核降訊號COREDOWN係使用者設定之訊號，於停止對 核部20供給電源時設定為低位準。由於核降訊號 COREDOWN被反轉而輸入第一OR電路12，因此在第一 〇R 105817.doc 1357563 電路12中輸入高位準。由於第一⑽電路i2係至 / # 個 輸入端子輸入高位準時，輸出高位準之邏輯閘，因此 出高位準至第二位準移位器16。第二位準移位器Μ反轉第 OR電路12之輸出訊號，而將低位準輸出至核部2〇。 停止對核部20供給電源時，停止其電源供給，並且亦停 止對I/O部10之第一位準移位器14及第二位準移位器“供 給電源。藉此’第-位準移位器14及第二位準移位器卿

止位準移位功能。 ° 如此，將核降訊號〇)刪〇觀設定為低位準時，與來 自外部之輸入訊號及來自核部20之輸入賦能訊號之邏輯無 關，可輸出低位準至核部20。輸入賦能訊號藉由核部Μ之 待用而處於向阻抗狀態，即使浮動，仍可輸出低位準至 部20。 如以上之說明，第一種實施形態於停止對核部20供給電 源時’藉由將自1/〇部10至核部20之訊號料固定為低位 準，可保持電路之可靠性。亦即’即使對藉由來自外部電 路之輸人職來施加電壓，仍可防止封閉鎖定及元件耐用 性降低之情形。並可抑制1/0部1〇與核部2〇間之接點上之 漏電流。在I/O部10與核部20之間設置位準移位器14, 16 時，由於亦停止對位準移位器14, 16供給電源，因此，可 抑制位準移位器14, 16之消耗電流，亦可抑制位準移位器 1 4，16之漏電流。 (第二種實施形態） 第一種實施形態顯示輸入用之構造，而第二種實施形態 105817.doc 1357563 顯示雙方向之構造。圖2係顯示第二種實施形態之包含I/〇 部10與核部20之積體電路50之構造之電路圖。第一 〇R電 路12、第一位準移位器14及第二位準移位器16之構造及動 作與第一種實施形態相同。另外，第一二極體18及第二二 極體19亦與第一種實施形態同樣地形成保護電路。 應自核部20輸出至外部之訊號，輸入於第三位準移位器 26°第二位準移位器26反轉其應輸出之訊號之邏輯而輸入 於第二OR電路22。第二〇R電路22中輸入來自第三位準移 位器26之訊號及核降訊號c〇REI)〇 WN之邏輯反轉之訊 號。第四位準移位器28中，自核部20輸入輸出賦能訊號。 第四位準移位器28反轉輸出賦能訊號之邏輯，而輸入於第 三OR電路24。第三〇R電路μ中輸入來自第四位準移位器 28之訊號及核降訊號C〇rEDOWN之邏輯反轉之訊號。輸 出賦能訊號通常作為輸入賦能訊號之反轉訊號。 第二OR電路22之輸出訊號施加於三態緩衝器29之輸入 端子。第三OR電路24之輸出訊號被邏輯反轉而施加於三 態緩衝器29之控制端子。三態緩衝器29係可藉由控制訊號 之位準而形成高阻抗之緩衝器。控制端子上施加低位準 時，形成高阻抗，可切離三態緩衝器29之輸入與輸出。此 時來自核部20之訊號不輸出至外部。亦即，三態緩衝器 切換控制核部20與外部間之資料輸入輸出。 與第一種實施形態同樣地，停止對核部2〇供給電源時， 將核降訊號COREDOWN設定成低位準。如此，在第二〇R 電路22之輸入端子上施加邏輯反轉核降訊號c〇red〇wn 1058I7.doc •11· 1357563 之高位準。藉此，第二OR電路22之輸出，藉由停止供給 電源，而核部20之輸出形成高阻抗狀態，即使浮動，與其 浮動無關，而確定成高位準。 此外，第三OR電路24之輸入端子上亦施加邏輯反轉核 降訊號COREDOWN之高位準。藉此，第三〇R電路24之輸 出與輸出賦能訊號無關，而確定成高位準。因而，反轉第 二OR電路24之輸出之低位準施加於三態緩衝器29之控制 魯 端子，切離來自核部2〇之輸出線。此外，自1/〇部1〇至核 部20之輸入訊號與第一種實施形態同樣地確定成低位準。 如以上說明，第二種實施形態除第一種實施形態中說明 之效果之外，藉由停止對核部2〇供給電源，即使核部2〇之 輸出端子形成高阻抗，藉由與至外部之輸出線切離，仍可 抑制消耗電流。 (第三種實施形態） 第二種實施形態係在第二種實施形態之構造中附加反偏 Φ (Pulldown)功能之構造。圖3係顯示第三種實施形態之包含 I/O部10與核部20之積體電路50之構造之電路圖。第四〇R 電路32、第五位準移位器34及電晶體36以外之構造及動作 與第二種實施形態相同。 在第五位準移位器34中，自核部20輸入輸出賦能訊號。 第五位準移位器34反轉輸出賦能訊號之邏輯而輸入於第四 OR電路32。第四OR電路32中輸入來自第五位準移位器34 之訊號與核降訊號COREDOWN之邏輯反轉之訊號。第四 OR電路32之輸出訊號輸入於電晶體36之閘極。 105817.doc -12- 1357563 該積體電路50係使用第一至第三種實施形態中說明之I/〇 邛10者。在核部20之周邊，包圍核部2〇而配置數個〗/〇部 10。此時各I/O部10構成I/O胞。圖5中在核部之上、左、 • 右方各配置5個，在下方配置4個，合計配置19個。各1/() 部10亦可使用上述第一至第三種實施形態之任何一種。核 降驅動部40設於應在核部20之周圍配置成四方形狀或環狀 之各1/◦部10之任何一個之間。因此，在核部2〇之周圍設 φ 置.C字形之1/0部10，及配置於C字形之I/O部10之間之核 降驅動部40。 在核邛20、包圍核部20之I/O部1 〇及核降驅動部4 〇之間 設置空間，來配置將上述核降訊號（：〇尺£1)〇玫]^傳送至各 I/O部10用之核降訊號線。核降訊號線不配置於核部之 區域。核降訊號線以I/O部10之電源電壓來控制，如以3 v 來驅動。由於核部20之電源於待用時停止，因此利用I/C) 部〗〇之電源電壓。核降驅動部40利用該訊號線供給核降訊 • 號C〇REDOWN至各I/O部10。藉由該配置，可以短的訊號 線供給核降訊號COREDOWN至全部之1/〇部1〇。 此時，亦可設置補償配置於上述空間之核降訊號線之衰 減用之中繼緩衝器52。特別是應傳送核降訊號 COREDOWN之I/O部10數量愈多’核降訊號c〇RED〇w_ 衰減，而不易供給均等之訊號位準至各1/〇部1〇，因而實 有必要設置中繼緩衝器52。設置中繼緩衝器刀之位置及中 .繼緩衝器52之數量依積體電路50之其他條件而異。如核降 訊號COREDOWN之衰減程度依1/〇部丨〇數量及核降訊號線 I05817.doc 14 1357563 之粗度及長度等而異。在各積體電路中之最佳配置可藉由 模擬及實驗來求出。 圖5在核降訊號線之第二個角落配置中繼緩衝器52。中 繼緩衝器52為了補償在自核降驅動部4〇至該角落地點之路 徑上衰減之電壓位準，而施加指定之電壓。藉此，可將自 核降訊號線供給至各1/0部10之核降訊號c〇RED〇WN調整 成更均等之位準。 圖6係顯示積體電路5〇所使用之各種訊號之時間之時間 圖。圖6中，期間A表示電源投入時動作之期間。首先， I/O部ίο之數位用電源電壓DVDDI〇及核部2〇之類比用電源 電壓AVDD上昇，而後，核部20之數位用電源電壓dvdd 上昇。 其次’為了使對核部20供給電源有效，核降訊號 COREDOWN自低位準轉移成高位準。期間味示重設解除 期間。核降訊號COREDOWN與重設訊號RST為相同時間 時，可能影響電路動作及物理性之可靠性，將1/〇部卿 成對應於核降之狀態後，藉由重設訊號RST而停止對核部 20供給電源。自1/〇部1〇形成對應於核降之狀態，至停止 核部20之電源之期間，才目當於上述重設解除期間。期間。 表不一般動作之期間。上述4個訊號均上昇時，積體電路 50全體進行一般動作。 一為了停止對核部20供給電源，核降訊號c〇red〇wn自 高位準轉移成低位準。期間D表示對低耗電動作之轉移期 間。重設訊號RST轉移成低位準時，停止對核㈣供給數 105817.doc 15 1357563 位用電源電懕m _ VDD。期間E表示低耗電動作之期間。期 間E9係停止對核部20供給數位用電源電壓DVDD，而可對 I/O部10供鈐赵a m ，。數位用電源電壓DVDDIO之狀態。期間F表示 低耗電解除期 ,，于期間。自核部20之低耗電動作待用狀態復原用 , 不至於影響電路動作及物理性之可靠性，因此可 自由復原。 供IS說明’第四種實施形態可實現即使停止對核部20 =抑制消耗電流’仍不至於損及電路一 主構造之區塊圖。該電子㈣ 器。電子機:::備第:^ 5。，供給電源至積態中說明之積體電路 電電源72。直流電源72如相當於㈣子 電源電屢予以昇屋使其穩… 豸來自直流電源72之 路50。積體電路50亦二心 而供給電源電壓至積體電 積體電路50亦可為依指定之聲頻 源LSI。此時電子機器7(^具_^ 發《用之曰 如以上說明，藉由將第— 積體電路50搭載於電子機器70中四可實:形態之任何一種 流，仍可防止封閉鎖定月_ m 霄現即使抑制消耗電 器。因此，可兼顧延長電子：之之耐用性降低情況之電子機 可靠性。 機器之驅動時間及維持電路之 105817.doc 1357563 以上依據實施形態說明本發明。該實施形態係例示，熟 悉本技術之業者瞭解此等構成要素及各處理製程之組合’令、 有各種邊形例，且此種變形例亦屬於本發明之範圍。 如與實施形態相反地’亦可停止對1/〇部】〇供給電源， 而維持對核部20供給電源。此時以不自核部2〇流出電流之 方式’設計將來自核部20之訊號固定為低位準之構造。並 停止對核部2〇與1/〇部10之接點上之位準移位器供給電 源。該構造可從圖！至圖3之電路輕易地應用。藉此可保持 電路之可靠性，且抑制耗電。 ， 【圖式簡單說明】 常圖1係顯示第一種實施形態中之包含I/O部與核部之積體 電路之構造之電路圖。 圖2係顯示第二種實施形態中之包含ι/〇部與核部之積體 電路之構造之電路圖。 =3係顯示第三種實施形態中之包含心部與核部之積體 電路之構造之電路圖。 圖4係顯示核降驅動部之構造圖。 圖5係顯示第四種實施形態中之積體電路之配置例圖。 圖6係㈣龍“較^各種耗之時間之時間 圖0 圖7係顯示電子機器之構造之區塊圖。 【主要元件符號說明】 10 12 I/O部 第一 OR電路 105817.doc 1357563 14 第一位準移位器 16 第二位準移位器 20 椋部 22 第二OR電路 24 第三OR電路 26 第三位準移位器 28 第四位準移位器 29 三態緩衝器 32 第四OR電路 34 第五位準移位器 36 電晶體 40 核降驅動部 50 積體電路 52 中繼緩衝器 70 電子機器 72 直流電源 74 電源電路 105817.doc -18-

Claims (1)

1357563 第094137013號專利申請案 中文申請專利範園替換本(100年8月）之％ ~、申請專利範園： —種積體電路，其特徵為包含：分別獨立地進行電源控 制之第一區塊及第二區塊， ⑴述第一區塊於前述第一區塊之電源被切斷時，將輸 出至前述第一區塊之訊號固定於指定之電位；其_ 在前述第一區塊與前述第二區塊之間，進一步含有吸 收此等電源電壓位準之差異之位準移位器， 切斷前述第一區塊之電源時，亦切斷前述位準移位器 之電源。 ° -種積體電路，其特徵為包含：實現指定功能之核部， 及進行與外部之輸人輸出控制之輸人輸出部， 前：核部及前述輸入輸出部分別獨立地進行電源控 出至輸出部於前述核部之電源被切斷時，將輸 出至則述核部之訊號固定於指定之電位； 之電源電壓位準 則述輸入輸出部包含吸收與前述核部 之差異之位準移位器； 於切斷前述核部之電源時 電源。 亦切斷前述位準移位器之 3. 〜1 τ ·貫現指定功能 及進行與外部之輸入輸出 出控制之輸入輸出部， 前述核部及前述輸入㈣^ 制，前述輸人輪出部於前 Α㈣行電源控 Ψ δ - -f ^ ^ ^ 、述核部之電源被切斷時，將& 出至刖达核部之訊號固 吟將輸 、知疋之電位； 其中切斷前述核部之 原％，前述輸人輸出部遮新自 105817-1000829.doc 4. 别述核部至外部之訊號傳達路徑。 :求項2或3之積體電路，其中前述輸入輸出部包含邏 :’，其係輸入：切斷前述核部之電源用之訊號、來自 外：之訊號及來自核部之賦能訊號， 二述=輯閘係於切斷前述核部之電源用之訊號成為主 動時’輸出以於前述指定電位用之訊號。 種積體電路，其特徵為包含：實現指定功能之核部， 進行，、外。p之輸人輸出控制之輸人輸出部， 前：核部及前述輸入輸出部分別獨立地進行電源控 制:述輸入輸出部於前述核部之電源被切斷時，將輸 出至前述核部之訊號固定於指定之電位； 月】述輸入輸出部包含邏輯閘，其係輸人：切斷前述核 部之電源用之訊號、來自外部之訊號及來自核部之賦能 訊號； 前述邏輯閑係於切斷前述核部之電源用之訊號成為主 動時，輸出固定於前述指定電位用之訊號； 前述輸入輸出部進-步包含遮斷自前述核部至外部之 訊號傳達路徑用之三態緩衝器； 刚述一態緩衝器係於切斷前述核部之電源用之訊號形 成主動時，遮斷前述訊號傳達路徑。 6.如請求項5之積體電路，丨中前述輸入輸出部進-步包 含設於連繫前述三態缓衝器與外部之訊號傳達路徑與接 地間之開關元件， 前述開關元件係於切斷前述核部之電源用之訊號成為 105817-1000829.doc . 2.

:動時導通（Gn)並降低前述訊號傳達路徑之電位β 積體電路’其特徵為包含：實現指^功能之核部， 二與外部之輸入輸出控制之輸入輸出部， 月〗：核部及前述輸入輸出部分別獨立地進行電源控 J ^述輸人輸出部於前述核部之電源被切斷時，將輸 出至前述核部之訊號固定於指定之電位； 八在別述核部之周圍配置數個前述輸入輸出部，在 月j述核部與前述數個輸入輸出部之間之空間，配置有將 切斷前述核部之電源之事情傳達至各輸人輸出部用之訊 號線。 8.如凊求項2、3、5中任一項之積體電路，其中在前述核 部之周圍配置數個前述輸入輸出部，在前述核部與前述 數個輸入輸出部之間之空間，配置有將切斷前述核部之 電源之事情傳達至各輸入輸出部用之訊號線。 9-如請求項7之積體電路’其中進一步包含：將於前述輸 入輸出部之電源系統配置之前述訊號線加以驅動之電 路。 10·如請求項7之積體電路，其中進一步包含中繼緩衝器， 其係補償應以前述訊號線傳達之訊號之衰減。 11. 一種電子機器’其特徵為包含： 請求項1、2、3、5、6任一項之積體電路，及 供給電源至前述積體電路之電源電路。 105817-1000S29.doc