JPH1069336A - 集積回路 - Google Patents
集積回路Info
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- JPH1069336A JPH1069336A JP8226395A JP22639596A JPH1069336A JP H1069336 A JPH1069336 A JP H1069336A JP 8226395 A JP8226395 A JP 8226395A JP 22639596 A JP22639596 A JP 22639596A JP H1069336 A JPH1069336 A JP H1069336A
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- power
- register
- integrated circuit
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Abstract
(57)【要約】
【課題】集積回路で、電源切断時のレジスタ内容を、ソ
ウフトウエア等の外部サポート無しに電源投入時に復帰
できるようにし、非動作時には電源を切る事によって消
費電力を低減する。 【解決手段】集積回路は、レジスタ部２、アドレスデコ
ーダ１を含む従来回路部と、カウンタ１２、デコーダ１
３及び不揮発型記憶素子１１からなるレジスタ内容保存
部と、カウンタを初期化するパワーオンリセット部１４
を備えている。電源を投入すると、保存部に記憶されて
いた内容をレジスタ部２へ送る。通常動作中はレジスタ
内容は保存部には記憶されず、外部からオフ信号を与え
た時点で記憶される。オフ信号を与えた後、電源を切断
する。電源を再投入すると、オフ信号を与えた時点で記
憶されたレジスタ内容がレジスタ部２に送られ、電源を
切った時点での状態に復帰する。
ウフトウエア等の外部サポート無しに電源投入時に復帰
できるようにし、非動作時には電源を切る事によって消
費電力を低減する。 【解決手段】集積回路は、レジスタ部２、アドレスデコ
ーダ１を含む従来回路部と、カウンタ１２、デコーダ１
３及び不揮発型記憶素子１１からなるレジスタ内容保存
部と、カウンタを初期化するパワーオンリセット部１４
を備えている。電源を投入すると、保存部に記憶されて
いた内容をレジスタ部２へ送る。通常動作中はレジスタ
内容は保存部には記憶されず、外部からオフ信号を与え
た時点で記憶される。オフ信号を与えた後、電源を切断
する。電源を再投入すると、オフ信号を与えた時点で記
憶されたレジスタ内容がレジスタ部２に送られ、電源を
切った時点での状態に復帰する。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理機器に用い
られるIC、LSI、ゲートアレイなどの集積回路に関す
る。
られるIC、LSI、ゲートアレイなどの集積回路に関す
る。
【０００２】
【従来の技術】従来、集積回路のレジスタ部は主にフリ
ップフロップで構成されており、特定のI/Oアドレスに
対するI/Oアクセス命令によって状態の書き込みが行わ
れる。この集積回路への電源供給が絶たれた場合、その
時点でのレジスタの状態は失われ、集積回路自身には状
態復帰ができない。そのため、集積回路が実際に動作し
ていない期間にも電源供給は継続していなくてはなら
ず、またレジューム機構を持つシステムに組み込む場合
は、ソフトウエアでレジスタ内容を別の外部記憶装置に
保存し、電源再投入後に復元しなくてはならない。
ップフロップで構成されており、特定のI/Oアドレスに
対するI/Oアクセス命令によって状態の書き込みが行わ
れる。この集積回路への電源供給が絶たれた場合、その
時点でのレジスタの状態は失われ、集積回路自身には状
態復帰ができない。そのため、集積回路が実際に動作し
ていない期間にも電源供給は継続していなくてはなら
ず、またレジューム機構を持つシステムに組み込む場合
は、ソフトウエアでレジスタ内容を別の外部記憶装置に
保存し、電源再投入後に復元しなくてはならない。
【０００３】
【発明が解決しようとする課題】上記のような理由のた
め、従来の集積回路では動作中にダイナミックに電源を
オン、オフする事ができず、またレジュームを行うには
ソフトウエアのサポートが不可欠であるという課題があ
った。
め、従来の集積回路では動作中にダイナミックに電源を
オン、オフする事ができず、またレジュームを行うには
ソフトウエアのサポートが不可欠であるという課題があ
った。
【０００４】本発明の目的は、ソフトウエアの負担等の
外部サポート無しに、レジスタの内容を保持し、また電
源切断時のレジスタ内容を電源投入時に復元できるよう
にして、非動作時には電源の供給を停止させるよう任意
のタイミングで電源をオン、オフできる集積回路を提供
することにある。
外部サポート無しに、レジスタの内容を保持し、また電
源切断時のレジスタ内容を電源投入時に復元できるよう
にして、非動作時には電源の供給を停止させるよう任意
のタイミングで電源をオン、オフできる集積回路を提供
することにある。
【０００５】
【課題を解決するための手段】請求項２に記載の集積回
路は、レジスタのI/Oアドレスをデコードするアドレス
デコーダと、電気的に書込み、消去可能な不揮発性記憶
素子で構成されたレジスタ部を同一チップ内に備えたも
のである。
路は、レジスタのI/Oアドレスをデコードするアドレス
デコーダと、電気的に書込み、消去可能な不揮発性記憶
素子で構成されたレジスタ部を同一チップ内に備えたも
のである。
【０００６】レジスタ部を書き換え可能な不揮発性メモ
リで構成した場合、書き込み回数に限界があるため、こ
れを常時使用する事は集積回路の寿命を縮めてしまう。
そこで、請求項３に記載の集積回路は、レジスタ部は通
常のフリップフロップを用いて構成し、その内容を保持
しておく不揮発性メモリは電源切断時にのみ書き込みを
行なう事によって、寿命をそれほど損なわずにすませる
構造をとる。
リで構成した場合、書き込み回数に限界があるため、こ
れを常時使用する事は集積回路の寿命を縮めてしまう。
そこで、請求項３に記載の集積回路は、レジスタ部は通
常のフリップフロップを用いて構成し、その内容を保持
しておく不揮発性メモリは電源切断時にのみ書き込みを
行なう事によって、寿命をそれほど損なわずにすませる
構造をとる。
【０００７】請求項３に記載の集積回路は、レジスタの
I/Oアドレスをデコードするアドレスデコーダと、レジ
スタ内容の書き込み、読み込みを行うレジスタ部と、電
源供給を停止したときのレジスタの状態を保存する不揮
発型記憶素子と、クロックパルスを計測するカウンタ
と、カウンタへのリセット信号を供給するパワーオンリ
セット部と、カウンタの出力から特定のカウント数をデ
コードするデコーダとを同一チップ内に備えたものであ
る。
I/Oアドレスをデコードするアドレスデコーダと、レジ
スタ内容の書き込み、読み込みを行うレジスタ部と、電
源供給を停止したときのレジスタの状態を保存する不揮
発型記憶素子と、クロックパルスを計測するカウンタ
と、カウンタへのリセット信号を供給するパワーオンリ
セット部と、カウンタの出力から特定のカウント数をデ
コードするデコーダとを同一チップ内に備えたものであ
る。
【０００８】請求項４に記載の集積回路は、請求項１、
２または３に記載の集積回路に、集積回路が自分自身で
電源をオン、オフするための電源制御部を同一チップ内
に備えたものである。
２または３に記載の集積回路に、集積回路が自分自身で
電源をオン、オフするための電源制御部を同一チップ内
に備えたものである。
【０００９】請求項５に記載の集積回路は、請求項１、
３、または請求項２に従属するものを除く請求項４に記
載の集積回路において、レジスタ部の内容を保存する記
憶素子に不揮発性のものを使わず、揮発性のものを使用
し、これを保持するための電源系統を動作用の電源系統
とは別個に用意し、同一チップ内に備えたものである。
３、または請求項２に従属するものを除く請求項４に記
載の集積回路において、レジスタ部の内容を保存する記
憶素子に不揮発性のものを使わず、揮発性のものを使用
し、これを保持するための電源系統を動作用の電源系統
とは別個に用意し、同一チップ内に備えたものである。
【００１０】
【発明の実施の形態】図１は本発明の１実施例を示すも
ので、従来回路部に、レジスタ内容を保存する部位と、
これに付随するパワーオンリセット部が加わった概略を
している。図２は詳細図である。従来回路部には、本発
明を含むシステムのアドレスバス９の信号からレジスタ
部のI/Oアドレスをデコードするアドレスデコーダ１
と、データバス１０を通じて伝達されるレジスタ内容を
記憶するフリップフロップからなるレジスタ部２が含ま
れている。レジスタ内容保存部は電源供給を停止したと
きのレジスタの状態を保存する不揮発型記憶素子１１
と、システムクロックパルスを計測するカウンタ１２
と、カウンタの出力から特定のカウント数をデコード
し、アクティブLレベルである出力信号を持つデコーダ
１３とを有している。カウンタのリセット端子には、パ
ワーオンリセット部１４からの信号線が接続されてい
る。
ので、従来回路部に、レジスタ内容を保存する部位と、
これに付随するパワーオンリセット部が加わった概略を
している。図２は詳細図である。従来回路部には、本発
明を含むシステムのアドレスバス９の信号からレジスタ
部のI/Oアドレスをデコードするアドレスデコーダ１
と、データバス１０を通じて伝達されるレジスタ内容を
記憶するフリップフロップからなるレジスタ部２が含ま
れている。レジスタ内容保存部は電源供給を停止したと
きのレジスタの状態を保存する不揮発型記憶素子１１
と、システムクロックパルスを計測するカウンタ１２
と、カウンタの出力から特定のカウント数をデコード
し、アクティブLレベルである出力信号を持つデコーダ
１３とを有している。カウンタのリセット端子には、パ
ワーオンリセット部１４からの信号線が接続されてい
る。
【００１１】次に、実施例の作用を説明する。
【００１２】まず、電源を投入すると、パワーオンリセ
ット部１４からの出力により、カウンタ１２は初期状態
（カウント０）になる。CE端子にはデコーダ１３からの
出力Hレベルが入力されているため、カウンタに入力さ
れるシステムクロック信号CLKはそのまま０からカウン
トされることになる。カウンタの出力はデコーダ１３に
入力され、特定のカウントに至るまでその出力はHレベ
ルのままであり、それは不揮発型記憶素子１１のOE信号
となって伝達する。不揮発型記憶素子１１は保持してお
いた内容をWRDT端子から読みだし用内部データバス１６
を介してレジスタ部２へ送る。このとき、デコーダ１３
からの信号がHレベル、オフ端子には信号が来ていない
のでLレベルであるから、ORゲート１５の出力はHレベル
である。トライステートバッファ６はこれを受けてハイ
インピーダンスの状態にあるため、システムからのデー
タバス１０は内部データバスから切り離されており、デ
ータの競合は起こらない。デコーダ１３からの出力はOR
ゲート５を通じてレジスタ部２のクロックにも伝わり、
内部データバス１６上の不揮発性記憶素子からのデータ
がレジスタ部２に記憶される。
ット部１４からの出力により、カウンタ１２は初期状態
（カウント０）になる。CE端子にはデコーダ１３からの
出力Hレベルが入力されているため、カウンタに入力さ
れるシステムクロック信号CLKはそのまま０からカウン
トされることになる。カウンタの出力はデコーダ１３に
入力され、特定のカウントに至るまでその出力はHレベ
ルのままであり、それは不揮発型記憶素子１１のOE信号
となって伝達する。不揮発型記憶素子１１は保持してお
いた内容をWRDT端子から読みだし用内部データバス１６
を介してレジスタ部２へ送る。このとき、デコーダ１３
からの信号がHレベル、オフ端子には信号が来ていない
のでLレベルであるから、ORゲート１５の出力はHレベル
である。トライステートバッファ６はこれを受けてハイ
インピーダンスの状態にあるため、システムからのデー
タバス１０は内部データバスから切り離されており、デ
ータの競合は起こらない。デコーダ１３からの出力はOR
ゲート５を通じてレジスタ部２のクロックにも伝わり、
内部データバス１６上の不揮発性記憶素子からのデータ
がレジスタ部２に記憶される。
【００１３】上記動作が終了し、以前保持されたレジス
タの内容が復帰する迄のクロック数がデコーダ１３の持
つ特定のカウントであり、このカウントに達した時点で
デコーダ１３の出力はLレベルになる。カウンタのCE端
子はこれを受け、以後システムクロック信号CLKはカウ
ントされず、カウンタの動作は影響しなくなる。よって
デコーダ１３の出力はこれ以降、常にLレベルのままと
なる。OE端子もまたLレベルが伝わるから、不揮発型記
憶素子１１からはデータが出力されなくなる。これとL
レベルのオフ信号によって、ORゲート１５の出力はLレ
ベルとなり、トライステートバッファ６はゲートが開い
た状態となって通常動作になる。
タの内容が復帰する迄のクロック数がデコーダ１３の持
つ特定のカウントであり、このカウントに達した時点で
デコーダ１３の出力はLレベルになる。カウンタのCE端
子はこれを受け、以後システムクロック信号CLKはカウ
ントされず、カウンタの動作は影響しなくなる。よって
デコーダ１３の出力はこれ以降、常にLレベルのままと
なる。OE端子もまたLレベルが伝わるから、不揮発型記
憶素子１１からはデータが出力されなくなる。これとL
レベルのオフ信号によって、ORゲート１５の出力はLレ
ベルとなり、トライステートバッファ６はゲートが開い
た状態となって通常動作になる。
【００１４】通常動作しているときは、アドレスバス９
から入力されたアドレスデータがレジスタ部のI/Oアド
レスであり、かつI/Oアクセスを表わすWR信号が同時に
入力されているならば、アドレスデコーダからの出力と
WR信号によりANDゲート３が開き、ORゲート５を介して
レジスタ部２にクロックがはいる。このときデータバス
１０に現れているデータはトライステートバッファ６を
介し、レジスタ部へ書き込まれる。レジスタの内容を読
みだすときはRD信号を入力する。これによりトライステ
ートバッファ７のゲートが開き、バッファ８を介してレ
ジスタの内容がデータバス１０上に現れる。
から入力されたアドレスデータがレジスタ部のI/Oアド
レスであり、かつI/Oアクセスを表わすWR信号が同時に
入力されているならば、アドレスデコーダからの出力と
WR信号によりANDゲート３が開き、ORゲート５を介して
レジスタ部２にクロックがはいる。このときデータバス
１０に現れているデータはトライステートバッファ６を
介し、レジスタ部へ書き込まれる。レジスタの内容を読
みだすときはRD信号を入力する。これによりトライステ
ートバッファ７のゲートが開き、バッファ８を介してレ
ジスタの内容がデータバス１０上に現れる。
【００１５】電源を切るときは、まずオフ信号にHレベ
ルを与える。オフ信号は不揮発型記憶素子１１のWE端子
につながっており、これによりレジスタ部２の出力端子
からRDDT端子へつながる内部バスを通じてレジスタの内
容が記憶される。このとき、ORゲート１５の出力は、オ
フ信号がHレベル、デコーダ１３からの出力はLレベルの
ままであるからHレベルへと変化する。よってトライス
テートバッファ６はゲートが閉じた状態になり、システ
ムのデータバス１０は内部データバスから切り離される
ので、不揮発型記憶素子１１がレジスタの内容を記憶す
る間にレジスタ部の内容がシステムによって書き換えら
れることは無い。この動作に必要十分な期間の後、オフ
信号をLレベルに戻す。そののち、投入されている電源
を切る。
ルを与える。オフ信号は不揮発型記憶素子１１のWE端子
につながっており、これによりレジスタ部２の出力端子
からRDDT端子へつながる内部バスを通じてレジスタの内
容が記憶される。このとき、ORゲート１５の出力は、オ
フ信号がHレベル、デコーダ１３からの出力はLレベルの
ままであるからHレベルへと変化する。よってトライス
テートバッファ６はゲートが閉じた状態になり、システ
ムのデータバス１０は内部データバスから切り離される
ので、不揮発型記憶素子１１がレジスタの内容を記憶す
る間にレジスタ部の内容がシステムによって書き換えら
れることは無い。この動作に必要十分な期間の後、オフ
信号をLレベルに戻す。そののち、投入されている電源
を切る。
【００１６】図３は電源投入時および切断時のタイムチ
ャートである。電源切断時に外部から入力する信号オフ
以外は制御信号類は必要無い。
ャートである。電源切断時に外部から入力する信号オフ
以外は制御信号類は必要無い。
【００１７】図４は電源の切断機能を付加した実施例の
概略図である。図１に示した実施例にFETスイッチA、ト
ランジスタBと電源供給制御部を付加した構造を取って
おり、VCCから直接電源供給を受けているのは電源供給
制御部のみで、他の部分はFETスイッチ以降の電源供給
ラインを電源としている。
概略図である。図１に示した実施例にFETスイッチA、ト
ランジスタBと電源供給制御部を付加した構造を取って
おり、VCCから直接電源供給を受けているのは電源供給
制御部のみで、他の部分はFETスイッチ以降の電源供給
ラインを電源としている。
【００１８】図５は詳細図である。まず、一番最初に電
源を投入するときはRESET#信号と共に投入する。これは
カウンタ１９を初期化するためである。デコーダ２０は
アクティブLレベルで、電源投入時はカウンタが０であ
るから初期出力はHレベルである。しかし、オフ端子はL
レベルなので、ANDゲート１８の出力はLレベルとなって
CE端子に伝わり、カウンタ１９は動作しない。このた
め、デコーダ２０の出力はHレベルであり続ける。ORゲ
ート２３には、デコーダ２０からの出力Hレベルと、オ
フ信号によるインバータ２２の出力のHレベルが入力さ
れ、出力はHレベルとなる。よってトランジスタBは導
通、FETスイッチAはゲートが開いた状態となり、電源が
本発明全体に供給される。ただし、このときバッファ２
４はオフ信号Lレベルによりゲートが閉じているため、
デコーダ２０の出力Hレベルは不揮発型記憶素子１１のW
E端子には伝わらない。この後、パワーオンリセット部
からの出力でカウンタ１２が初期化され、システムクロ
ックCLKのカウントを開始し、特定カウント迄はデコー
ダ１３の出力Hレベルが不揮発性記憶素子１１のOE端子
へ伝わり、レジスタの復帰が行われる。トライステート
バッファ６は、デコーダ１３のHレベルがORゲート１５
を介して伝わるためにハイインピーダンスとなり、シス
テムバス上のデータと内部データバス１６上のデータと
の競合は起こらない。特定カウント以降、デコーダ１３
の出力はLレベルとなってカウンタ１２のCE端子へ伝達
しカウンタはストップ、また不揮発性記憶素子１１のOE
端子にも伝わってデータの出力も止まる。さらにトライ
ステートバッファ６はゲートが開いた状態になり、通常
動作となる。
源を投入するときはRESET#信号と共に投入する。これは
カウンタ１９を初期化するためである。デコーダ２０は
アクティブLレベルで、電源投入時はカウンタが０であ
るから初期出力はHレベルである。しかし、オフ端子はL
レベルなので、ANDゲート１８の出力はLレベルとなって
CE端子に伝わり、カウンタ１９は動作しない。このた
め、デコーダ２０の出力はHレベルであり続ける。ORゲ
ート２３には、デコーダ２０からの出力Hレベルと、オ
フ信号によるインバータ２２の出力のHレベルが入力さ
れ、出力はHレベルとなる。よってトランジスタBは導
通、FETスイッチAはゲートが開いた状態となり、電源が
本発明全体に供給される。ただし、このときバッファ２
４はオフ信号Lレベルによりゲートが閉じているため、
デコーダ２０の出力Hレベルは不揮発型記憶素子１１のW
E端子には伝わらない。この後、パワーオンリセット部
からの出力でカウンタ１２が初期化され、システムクロ
ックCLKのカウントを開始し、特定カウント迄はデコー
ダ１３の出力Hレベルが不揮発性記憶素子１１のOE端子
へ伝わり、レジスタの復帰が行われる。トライステート
バッファ６は、デコーダ１３のHレベルがORゲート１５
を介して伝わるためにハイインピーダンスとなり、シス
テムバス上のデータと内部データバス１６上のデータと
の競合は起こらない。特定カウント以降、デコーダ１３
の出力はLレベルとなってカウンタ１２のCE端子へ伝達
しカウンタはストップ、また不揮発性記憶素子１１のOE
端子にも伝わってデータの出力も止まる。さらにトライ
ステートバッファ６はゲートが開いた状態になり、通常
動作となる。
【００１９】電源を切るときはオフ信号にHレベルを与
える。するとANDゲート１８の入力はデコーダ２０のも
のとあわせてHレベル、Hレベルとなり、出力Hレベルが
カウンタ１９のCE端子に伝達する。これにより、カウン
タ１９はシステムクロック信号CLKをカウントし始め、
その出力はデコーダ１７へ送られる。また、トライステ
ートバッファ２４はゲートが開いた状態になり、デコー
ダ２０の出力はWE端子に伝達されるようになる。デコー
ダ２０の出力はある特定のカウント（不揮発型記憶素子
１１がレジスタの内容を記憶する間）に達するまではH
レベルのままであり、書き込み用内部データバス１７上
のレジスタ部２の内容が保存される。このとき、図１の
実施例と同様、トライステートバッファ６はANDゲート
２５の出力Hレベル伝わるためゲートが閉じた状態にな
り、システムのデータバス１０は内部バスと切り離され
て、レジスタ内容の保存中のレジスタの書き換えは起こ
らない。特定カウントの後、デコーダ２０の出力はLレ
ベルとなり、これはANDゲート１８を介し、カウンタ１
９のCE端子と、トライステートバッファ２４を介し、不
揮発型記憶素子１１のWE端子へと伝達する。これによ
り、カウンタ１９はこれ以降、動作しなくなり、デコー
ダ２０の出力はLレベルのままであり続ける。ORゲート
２３は入力信号インバータ２２からのLレベル（オフ信
号Hレベルの反転による）とデコーダ２０からのLレベル
により、出力Lレベルとなり、トランジスタBは導通しな
くなってFETスイッチAはゲートが閉じた状態に変化し、
電源が切れる。（VCCはずっと投入したままである） 再び電源を投入するときは、オフ信号をLレベルに戻す
とインバータ２２の出力がHに変わり、これはORゲート
２３を介してトランジスタBへ伝達され、導通状態にな
る。よってFETスイッチAはゲートが開き、電源がつなが
る。カウンタ１９の初期化はパワーオンリセット部から
の出力で行われる。以降、これまで説明したシーケンス
を繰り返す。
える。するとANDゲート１８の入力はデコーダ２０のも
のとあわせてHレベル、Hレベルとなり、出力Hレベルが
カウンタ１９のCE端子に伝達する。これにより、カウン
タ１９はシステムクロック信号CLKをカウントし始め、
その出力はデコーダ１７へ送られる。また、トライステ
ートバッファ２４はゲートが開いた状態になり、デコー
ダ２０の出力はWE端子に伝達されるようになる。デコー
ダ２０の出力はある特定のカウント（不揮発型記憶素子
１１がレジスタの内容を記憶する間）に達するまではH
レベルのままであり、書き込み用内部データバス１７上
のレジスタ部２の内容が保存される。このとき、図１の
実施例と同様、トライステートバッファ６はANDゲート
２５の出力Hレベル伝わるためゲートが閉じた状態にな
り、システムのデータバス１０は内部バスと切り離され
て、レジスタ内容の保存中のレジスタの書き換えは起こ
らない。特定カウントの後、デコーダ２０の出力はLレ
ベルとなり、これはANDゲート１８を介し、カウンタ１
９のCE端子と、トライステートバッファ２４を介し、不
揮発型記憶素子１１のWE端子へと伝達する。これによ
り、カウンタ１９はこれ以降、動作しなくなり、デコー
ダ２０の出力はLレベルのままであり続ける。ORゲート
２３は入力信号インバータ２２からのLレベル（オフ信
号Hレベルの反転による）とデコーダ２０からのLレベル
により、出力Lレベルとなり、トランジスタBは導通しな
くなってFETスイッチAはゲートが閉じた状態に変化し、
電源が切れる。（VCCはずっと投入したままである） 再び電源を投入するときは、オフ信号をLレベルに戻す
とインバータ２２の出力がHに変わり、これはORゲート
２３を介してトランジスタBへ伝達され、導通状態にな
る。よってFETスイッチAはゲートが開き、電源がつなが
る。カウンタ１９の初期化はパワーオンリセット部から
の出力で行われる。以降、これまで説明したシーケンス
を繰り返す。
【００２０】図６は初期電源投入時、電源切断時、およ
び電源再投入時のタイムチャートである。初期電源投入
時のRESET#、電源切断時と電源再投入時に入力する信号
オフ以外は制御信号類は必要無い。
び電源再投入時のタイムチャートである。初期電源投入
時のRESET#、電源切断時と電源再投入時に入力する信号
オフ以外は制御信号類は必要無い。
【００２１】図７は請求項５に記載の集積回路の１実施
例である。図２に示した実施例において、レジスタ内容
保存部に揮発性記憶素子を用いた構造を取っており、そ
の電源供給ラインは他とは全く独立して取られている。
ここには常に電源が供給されていなくてはならない。動
作用電源の切断の方法とその動作は図２と同様である。
例である。図２に示した実施例において、レジスタ内容
保存部に揮発性記憶素子を用いた構造を取っており、そ
の電源供給ラインは他とは全く独立して取られている。
ここには常に電源が供給されていなくてはならない。動
作用電源の切断の方法とその動作は図２と同様である。
【００２２】
【発明の効果】本発明によれば、電源供給停止を知らせ
るオフ信号を送ることで、ソフトウエアの負担無しに集
積回路自身でレジスタの内容を保持し、非動作時には電
源の供給を停止させるよう任意のタイミングで電源をオ
フできる。これにより、ダイナミックなパワーセーブが
可能となる。また、電源再投入時も、ソフトウエアでレ
ジスタの内容を復元する負担はかからず、集積回路自身
で電源停止時の状態に復帰できる。さらに電源を切断、
再投入するためのパワースイッチング回路も外部で持つ
必要はなくなる。また、レジスタ自身が不揮発性なの
で、電源をオフにしてもレジスタ内容は失われない。
るオフ信号を送ることで、ソフトウエアの負担無しに集
積回路自身でレジスタの内容を保持し、非動作時には電
源の供給を停止させるよう任意のタイミングで電源をオ
フできる。これにより、ダイナミックなパワーセーブが
可能となる。また、電源再投入時も、ソフトウエアでレ
ジスタの内容を復元する負担はかからず、集積回路自身
で電源停止時の状態に復帰できる。さらに電源を切断、
再投入するためのパワースイッチング回路も外部で持つ
必要はなくなる。また、レジスタ自身が不揮発性なの
で、電源をオフにしてもレジスタ内容は失われない。
【図１】本発明における１実施例の概略ブロック図。
【図２】本発明における１実施例のブロック図。
【図３】図１、図２の実施例における電源投入時および
切断時のタイミングチャート。
切断時のタイミングチャート。
【図４】電源切断機構を備えた１実施例の概略ブロック
図。
図。
【図５】本発明における電源切断機構を備えた１実施例
の詳細ブロック図。
の詳細ブロック図。
【図６】図４、図５の実施例における電源投入時および
切断時のタイミングチャート。
切断時のタイミングチャート。
【図７】本発明における１実施例の詳細ブロック図。
１…アドレスデコーダ、 ２…レジスタ、 ３…AND回路、 ４…AND回路、 ５…OR回路、 ６…トライステートバッファ、 ７…トライステートバッファ、 ８…バッファ、 ９…アドレスバス、 １０…データバス、 １１…不揮発型記憶素子、 １２…カウンタ、 １３…デコーダ、 １４…パワーオンリセット部、 １５…OR回路、 １６…読みだし用内部データバス、 １７…書き込み用内部データバス。
Claims (5)
- 【請求項１】集積回路において、電源が切断されても、
内部の状態を記憶する記憶手段を持つことを特徴とする
集積回路。 - 【請求項２】請求項１において、前記記憶手段として集
積回路のレジスタに不揮発性記憶素子を具備する集積回
路。 - 【請求項３】請求項１において、電源切断時に内部の状
態を不揮発性記憶素子に保存し、電源投入時に電源切断
時の状態を回復する集積回路。 - 【請求項４】請求項１、２または３において、前記電源
の供給をコントロールするための制御部分を具備する集
積回路。 - 【請求項５】請求項１、３または４において、電源切断
時に内部の状態を保存する手段として揮発性記憶素子を
持ち、前記揮発性記憶素子を保持するための電源系統を
動作用電源とは別に具備する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8226395A JPH1069336A (ja) | 1996-08-28 | 1996-08-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8226395A JPH1069336A (ja) | 1996-08-28 | 1996-08-28 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069336A true JPH1069336A (ja) | 1998-03-10 |
Family
ID=16844457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8226395A Pending JPH1069336A (ja) | 1996-08-28 | 1996-08-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1069336A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146875A (ja) * | 2004-10-22 | 2006-06-08 | Rohm Co Ltd | 集積回路およびそれを搭載した電子機器 |
| JP2007306143A (ja) * | 2006-05-09 | 2007-11-22 | Ricoh Co Ltd | 画像処理装置 |
| US8988933B2 (en) | 2012-03-22 | 2015-03-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device and driving method of the same |
| JP2017045479A (ja) * | 2012-05-25 | 2017-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9620631B2 (en) | 2012-09-12 | 2017-04-11 | Kabushiki Kaisha Toshiba | Power semiconductor device |
-
1996
- 1996-08-28 JP JP8226395A patent/JPH1069336A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146875A (ja) * | 2004-10-22 | 2006-06-08 | Rohm Co Ltd | 集積回路およびそれを搭載した電子機器 |
| JP4633578B2 (ja) * | 2004-10-22 | 2011-02-16 | ローム株式会社 | 集積回路およびそれを搭載した電子機器 |
| JP2007306143A (ja) * | 2006-05-09 | 2007-11-22 | Ricoh Co Ltd | 画像処理装置 |
| US8988933B2 (en) | 2012-03-22 | 2015-03-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device and driving method of the same |
| US9355702B2 (en) | 2012-03-22 | 2016-05-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device and driving method of the same |
| US9606743B2 (en) | 2012-03-22 | 2017-03-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device and driving method of the same |
| JP2017045479A (ja) * | 2012-05-25 | 2017-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9620631B2 (en) | 2012-09-12 | 2017-04-11 | Kabushiki Kaisha Toshiba | Power semiconductor device |
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