JPH03276346A - メモリカード - Google Patents
メモリカードInfo
- Publication number
- JPH03276346A JPH03276346A JP2078009A JP7800990A JPH03276346A JP H03276346 A JPH03276346 A JP H03276346A JP 2078009 A JP2078009 A JP 2078009A JP 7800990 A JP7800990 A JP 7800990A JP H03276346 A JPH03276346 A JP H03276346A
- Authority
- JP
- Japan
- Prior art keywords
- output
- memory card
- circuit
- address
- outside
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000005070 sampling Methods 0.000 description 2
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリカード、特に特定の情報を記憶し販売を
対象とするメモリカードに関する。
対象とするメモリカードに関する。
従来、この種のメモリカードは、一般には、アドレス信
号と１〜２の制御信号とを入力するだけで直ちに記憶さ
れたデータを読出すことができるＩＣメモリのみを搭載
している。
号と１〜２の制御信号とを入力するだけで直ちに記憶さ
れたデータを読出すことができるＩＣメモリのみを搭載
している。
上述した従来のメモリカードは、一般に用いられている
ＲＯＭライタ等により容易に読出し、コピーすることが
できるため、重要なプログラムやデータ等が無断で流用
される欠点を有している。
ＲＯＭライタ等により容易に読出し、コピーすることが
できるため、重要なプログラムやデータ等が無断で流用
される欠点を有している。
本発明の目的は、メモリカードにコピーのプロテクト回
路を内蔵することによりコピーの容易にできないメモリ
カードを提供することにある。
路を内蔵することによりコピーの容易にできないメモリ
カードを提供することにある。
本発明のメモリカードは、外部から与えられたアドレス
に対応してメモリアレイに記憶するデータを外部に出力
するメモリカードにおいて、電源印加時にリセットされ
、外部からの特定のアドレスと出力側からの特定のデー
タとの入力によリセットされる少なくとも１個のフリッ
プフロップと、このフリップフロップの全てがセットさ
れたとき外部へのデータの出力を有効とするゲート回路
とを有すること、または外部から特定のアドレスが与え
られたとき特定の時間に一定幅のパルスを出力するパル
ス発生回路と、このパルス発生回路からの出力の存在時
のみ外部へのデータの出力を有効とするゲート回路とを
有することにより構成される。
に対応してメモリアレイに記憶するデータを外部に出力
するメモリカードにおいて、電源印加時にリセットされ
、外部からの特定のアドレスと出力側からの特定のデー
タとの入力によリセットされる少なくとも１個のフリッ
プフロップと、このフリップフロップの全てがセットさ
れたとき外部へのデータの出力を有効とするゲート回路
とを有すること、または外部から特定のアドレスが与え
られたとき特定の時間に一定幅のパルスを出力するパル
ス発生回路と、このパルス発生回路からの出力の存在時
のみ外部へのデータの出力を有効とするゲート回路とを
有することにより構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第１図
において、点線内がメモリカードの内部回路を表わして
いる。メモリアレイ１はアドレスバス５によって指定さ
れたアドレスの内容を、チップセレクト線６上のチップ
セレクト信号がオンのときに限りトライステートバッフ
ァ２を通して、データバス８に出力することができる。
において、点線内がメモリカードの内部回路を表わして
いる。メモリアレイ１はアドレスバス５によって指定さ
れたアドレスの内容を、チップセレクト線６上のチップ
セレクト信号がオンのときに限りトライステートバッフ
ァ２を通して、データバス８に出力することができる。
プロテクト回路３はアドレスバス５にによって指定され
たアドレスに対して、チップセレクト信号がオン状態の
ときに、予め決められたデータをデータバス８を遇して
制御線７上の制御信号によって書込まれたときにのみ、
その出力線９の出力をオンにする。その後、チップセレ
クト信号をオンにすることで、ＡＮＤ回路４の出力がオ
ンとなり、トライステートバッファ２を通してメモリア
レイ１の読出し結果をデータバス８に出力することが可
能となる。
たアドレスに対して、チップセレクト信号がオン状態の
ときに、予め決められたデータをデータバス８を遇して
制御線７上の制御信号によって書込まれたときにのみ、
その出力線９の出力をオンにする。その後、チップセレ
クト信号をオンにすることで、ＡＮＤ回路４の出力がオ
ンとなり、トライステートバッファ２を通してメモリア
レイ１の読出し結果をデータバス８に出力することが可
能となる。
第２図は第１図のプロテクト回路３のブロック図である
。第２図において、Ｆ／Ｆ回路３４およびＦ／Ｆ回路３
５にはそれぞれ独立なアドレスが付与されており、チッ
プセレクト信号がオンのときに、制御信号を与えること
で、デコーダ３３に与えたアドレスによって選択されて
Ｆ／Ｆ ３４およびＦ／Ｆ ３５にそれぞれ独立に書込
みを行なうことができる。なおデコーダ３１および３２
はそれぞれ予め決められたキーコードが与えられること
でその出力をオンにする。その後、ＡＮＤ回路３６によ
ってプロテクト回路の出力９がオンとなる。
。第２図において、Ｆ／Ｆ回路３４およびＦ／Ｆ回路３
５にはそれぞれ独立なアドレスが付与されており、チッ
プセレクト信号がオンのときに、制御信号を与えること
で、デコーダ３３に与えたアドレスによって選択されて
Ｆ／Ｆ ３４およびＦ／Ｆ ３５にそれぞれ独立に書込
みを行なうことができる。なおデコーダ３１および３２
はそれぞれ予め決められたキーコードが与えられること
でその出力をオンにする。その後、ＡＮＤ回路３６によ
ってプロテクト回路の出力９がオンとなる。
第３図は第２図のＦ／Ｆ回路３４および３５の詳細図で
、フリップフロップ３００は一度その出力がオンになる
と、その状態を保持する。パワーオンリセット回路３０
１は電源投入直後に１発のリセットパルスをフリップフ
ロップ３００に与える回路である。
、フリップフロップ３００は一度その出力がオンになる
と、その状態を保持する。パワーオンリセット回路３０
１は電源投入直後に１発のリセットパルスをフリップフ
ロップ３００に与える回路である。
第４図は本発明の別の実施例のブロック図である。第４
図において、点線内が第１図と同じくメモリカードの内
部回路を表わしている。この場合も第１図と同じくメモ
リアレイ１はアドレス入力ラによって指定されたアドレ
スの内容を、チップセレクト線６上のチップセレクト信
号がオンのときに限りトライステートバッファ２を通し
て、データバス８に出力することができる。プロテクト
回路１０は予め決められた特定のアドレスを検出し、そ
の出力に一定時間幅のオンパルスを発生する。
図において、点線内が第１図と同じくメモリカードの内
部回路を表わしている。この場合も第１図と同じくメモ
リアレイ１はアドレス入力ラによって指定されたアドレ
スの内容を、チップセレクト線６上のチップセレクト信
号がオンのときに限りトライステートバッファ２を通し
て、データバス８に出力することができる。プロテクト
回路１０は予め決められた特定のアドレスを検出し、そ
の出力に一定時間幅のオンパルスを発生する。
第５図は第４図のプロテクト回路１０のタイミング図で
、プロテクト回路１０はＣＲ時定数回路により構成され
ていて、このＣＲ時定数回路は予め決められたある特定
のアドレス入力（アドレスα）が与えられて、チップセ
レクト信号と制御信号とがオンになったときに限り、第
５図に示すように出力線９がチップセレクト信号と制御
信号とを印加した時点から時間ｔ□を経て、時間ｔ２だ
けオンとなる。また、特定のアドレス入力以外のアドレ
スが与えられ、チップセレクト信号と制御信号とがオン
になったときは、出力線９は第５図右方に示すようにチ
ップセレクト信号と制御信号とを印加した時点から印加
を中止した時点までオンとなる。従って特定のアドレス
入力に対してアクセスしたときはチップセレクト信号と
制御信号とを与えてから時間ｔ１を経過してからの時間
ｔ２の間にサンプリングしたときに限り有効なデータを
読出すことが可能となり、この条件を満たしていないで
サンプリングした場合は、無効データを入手することに
なる。アドレスα以外のアドレスに対するアクセスは何
ら時間的な制限なく有効なデータをサンプリングするこ
とができる。このことにより、特定のアドレスに対する
メモリアレイの読出しを制限することにより、重要箇所
のコピーが防止される。
、プロテクト回路１０はＣＲ時定数回路により構成され
ていて、このＣＲ時定数回路は予め決められたある特定
のアドレス入力（アドレスα）が与えられて、チップセ
レクト信号と制御信号とがオンになったときに限り、第
５図に示すように出力線９がチップセレクト信号と制御
信号とを印加した時点から時間ｔ□を経て、時間ｔ２だ
けオンとなる。また、特定のアドレス入力以外のアドレ
スが与えられ、チップセレクト信号と制御信号とがオン
になったときは、出力線９は第５図右方に示すようにチ
ップセレクト信号と制御信号とを印加した時点から印加
を中止した時点までオンとなる。従って特定のアドレス
入力に対してアクセスしたときはチップセレクト信号と
制御信号とを与えてから時間ｔ１を経過してからの時間
ｔ２の間にサンプリングしたときに限り有効なデータを
読出すことが可能となり、この条件を満たしていないで
サンプリングした場合は、無効データを入手することに
なる。アドレスα以外のアドレスに対するアクセスは何
ら時間的な制限なく有効なデータをサンプリングするこ
とができる。このことにより、特定のアドレスに対する
メモリアレイの読出しを制限することにより、重要箇所
のコピーが防止される。
以上説明したように本発明は、メモリカード内部に特定
の情報を入力したときだけ解除されるプロテクト回路を
設けることによりコピーを防止できる効果がある。
の情報を入力したときだけ解除されるプロテクト回路を
設けることによりコピーを防止できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のプロテクト回路のブロック図、第３図は第２図のＦ
／Ｆ回路のブロック図、第４図は本発明の別の実施例の
ブロック図、第５図は第４図のプロテクト回路のタイミ
ング図である。 １・・・メモリアレイ、２・−・トライステートバッフ
ァ、３．１０・・・プロテクト回路、４，３６・・・Ａ
ＮＤ回路、５・・・アドレスバス、６・・・チップセレ
クト線、７・・・制御線、８・・・データバス、９・・
・出力線、３１，３２．３３・・・デコーダ、３４．３
５・・・Ｆ／Ｆ回路。
図のプロテクト回路のブロック図、第３図は第２図のＦ
／Ｆ回路のブロック図、第４図は本発明の別の実施例の
ブロック図、第５図は第４図のプロテクト回路のタイミ
ング図である。 １・・・メモリアレイ、２・−・トライステートバッフ
ァ、３．１０・・・プロテクト回路、４，３６・・・Ａ
ＮＤ回路、５・・・アドレスバス、６・・・チップセレ
クト線、７・・・制御線、８・・・データバス、９・・
・出力線、３１，３２．３３・・・デコーダ、３４．３
５・・・Ｆ／Ｆ回路。
Claims (2)
- （１）外部から与えられたアドレスに対応してメモリア
レイに記憶するデータを外部に出力するメモリカードに
おいて、電源印加時にリセットされ、外部からの特定の
アドレスと出力側からの特定のデータとの入力によリセ
ットされる少なくとも１個のフリップフロップと、この
フリップフロップの全てがセットされたとき外部へのデ
ータの出力を有効とするゲート回路とを有することを特
徴とするメモリカード。 - （２）外部から与えられたアドレスに対応してメモリア
レイに記憶するデータを外部に出力するメモリカードに
おいて、外部から特定のアドレスが与えられたとき特定
の時間に一定幅のパルスを出力するパルス発生回路と、
このパルス発生回路からの出力の存在時のみ外部へのデ
ータの出力を有効とするゲート回路とを有することを特
徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078009A JPH03276346A (ja) | 1990-03-27 | 1990-03-27 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078009A JPH03276346A (ja) | 1990-03-27 | 1990-03-27 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276346A true JPH03276346A (ja) | 1991-12-06 |
Family
ID=13649792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078009A Pending JPH03276346A (ja) | 1990-03-27 | 1990-03-27 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200287A (ja) * | 1993-12-16 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 保護されたプログラム式メモリ・カートリッジとこれを使用するコンピュータ・システム |
| US8848459B2 (en) | 2011-03-30 | 2014-09-30 | Renesas Electronics Corporation | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130000A (en) * | 1979-03-26 | 1980-10-08 | Mitsubishi Electric Corp | Memory unit |
| JPS6210744A (ja) * | 1985-07-03 | 1987-01-19 | シ−メンス、アクチエンゲゼルシヤフト | 秘密コ−ドデ−タの保護方法および回路 |
| JPS6453244A (en) * | 1987-08-24 | 1989-03-01 | Oki Electric Ind Co Ltd | Semiconductor memory device |
-
1990
- 1990-03-27 JP JP2078009A patent/JPH03276346A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130000A (en) * | 1979-03-26 | 1980-10-08 | Mitsubishi Electric Corp | Memory unit |
| JPS6210744A (ja) * | 1985-07-03 | 1987-01-19 | シ−メンス、アクチエンゲゼルシヤフト | 秘密コ−ドデ−タの保護方法および回路 |
| JPS6453244A (en) * | 1987-08-24 | 1989-03-01 | Oki Electric Ind Co Ltd | Semiconductor memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200287A (ja) * | 1993-12-16 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 保護されたプログラム式メモリ・カートリッジとこれを使用するコンピュータ・システム |
| US8848459B2 (en) | 2011-03-30 | 2014-09-30 | Renesas Electronics Corporation | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0138697B1 (ko) | 마이크로컴퓨터 | |
| US5434818A (en) | Four port RAM cell | |
| KR940020228A (ko) | 데이타 기억장치 | |
| JPH0156413B2 (ja) | ||
| JPH0612863A (ja) | デュアルポートｄｒａｍ | |
| KR960008543A (ko) | 프로그램 가능한 메모리 억세스 인터페이스형을 갖는 집적 회로 마이크로 프로세서와 이에 관련된 방법 | |
| JPH08124380A (ja) | 半導体メモリ及び半導体メモリアクセス方法 | |
| US7054121B2 (en) | Protection circuit for preventing unauthorized access to the memory device of a processor | |
| JP3025842B2 (ja) | マイクロプロセッサを備える電子システムのメモリ領域を保護するための装置 | |
| JPH1063581A (ja) | メモリ書き込み制御回路 | |
| JPH03204053A (ja) | 読出し専用メモリ | |
| JPH03276346A (ja) | メモリカード | |
| JPS6022774B2 (ja) | 入出力端子制御方式 | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JP2526893B2 (ja) | 半導体記憶装置 | |
| JPH0259495B2 (ja) | ||
| JP2919357B2 (ja) | Ｃｐｕインタフェース回路 | |
| JP2814540B2 (ja) | ポート兼用パラレルインターフェース回路 | |
| JP2847367B2 (ja) | Ｅ▲上２▼ｐｒｏｍ装置 | |
| JPH06103171A (ja) | 記憶装置 | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| JPS6273349A (ja) | 半導体記憶装置 | |
| JPH0325784A (ja) | メモリ素子 | |
| JPS63278156A (ja) | メモリ書込制御回路 | |
| JPH03283098A (ja) | ページアドレス方式読出し専用メモリ |