JP2814540B2

JP2814540B2 - ポート兼用パラレルインターフェース回路

Info

Publication number: JP2814540B2
Application number: JP10041189A
Authority: JP
Inventors: 智文浅黄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-04-19
Filing date: 1989-04-19
Publication date: 1998-10-22
Anticipated expiration: 2013-10-22
Also published as: JPH02278359A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はポート兼用パラレルインターフェース回路、
特に、入出力ポートとパラレルインターフェース回路と
を兼用する。ポート兼用パラレルインターフェース回路
に関する。

〔従来の技術〕

従来のパラレルインターフェース回路は、例えば、マ
スターのマイクロコンピュータとスレーブのマイクロコ
ンピュータとの間でデータバスを介してデータのやりと
りを行なうような場合に使用するポートであり、マスタ
ーのマイクロコンピュータがスレーブのマイクロコンピ
ュータにデータを書いたり、読んだりするという観点か
ら言えば、スレーブのマイクロコンピュータは一周辺回
路として扱われる。

このため、マスターのマイクロコンピュータは、スレ
ーブのマイクロコンピュータにデータを書き込む時は、
データの書き込み許可フラグを参照して、フラグが許可
状態の時（例えばクリア状態の時）データをスレーブの
マイクロコンピュータの入力ラッチに書き込む。

この時、書き込み許可フラグはセットされ、次のマス
ターのマイクロコンピュータからのデータの入力ラッチ
への書き込みを禁止する。

その後、スレーブのマイクロコンピュータが入力ラッ
チに書き込まれたデータを読み出すと、書き込みフラグ
はクリアされ、マスターのマイクロコンピュータからの
入力ラッチへの書き込みを許可する。

また、マスターのマイクロコンピュータがスレーブの
マイクロコンピュータの出力ラッチからデータを読み出
す時は、読み出し許可フラグが許可状態（例えばセット
状態）の時にデータの読み出しを行なう。

読み出し許可フラグは、スレーブのマイクロコンピュ
ータが出力ラッチにデータを書き込むとセットされ、出
力ラッチが次のデータの書き込みで変るのを禁止し、マ
スターのマイクロコンピュータが出力ラッチからデータ
を読み出すと、データ読み出しフラグはリセットされ
て、次のスレーブのマイクロコンピュータからの出力ラ
ッチへの書き込みを許可する。

また、通常のポート回路と兼用することによって、マ
イクロコンピュータをスレーブとして使用しない時は、
パラレルインターフェース回路は使用せず、通常のポー
ト回路として使用していた。

従来例について図面を参照して詳細に説明する。

第３図は従来の一例を示すブロック図である。

出力ラッチ回路55は、内部データバス２の値をAND回
路54の出力するラッチ信号が“H"レベルの時、ラッチす
る。

入出力制御ラッチ60は、AND回路62の出力するラッチ
信号が“H"レベルの時、内部データバス２の値をラッチ
する。

出力バッファ56は、AND回路44の出力信号が“H"レベ
ルの時、出力ラッチ回路55の値を外部端子８に出力す
る。

トランスファゲート58は、入出力ラッチ60の値が“H"
レベルの時開き、外部端子８のデータをバスバッファ61
へ出力する。

反転回路59は、入出力制御ラッチ60の値を入力し、AN
D回路44,トランスファゲート57に出力する。

トランスファゲート57は、反転回路59が“H"レベルの
時開き、出力ラッチ回路55の値をバスバッファ61に出力
する。

バスバッファ61は、AND回路51の出力する制御信号が
“H"レベルの時、トランスファゲート57またはトランス
ファゲート58によって選択された値を内部データバス２
に出力する。

出力ラッチ回路45は、AND回路53の出力するラッチ信
号が“H"レベルの時、内部データバス２の値をラッチ
し、入力ラッチ47はデータバスバッファ書き込み信号
（以下DBWR信号という）31が“H"レベルの時、外部端子
８のデータを取り込みラッチする。

出力バッファ46は、AND回路49の出力信号が“H"レベ
ルの時、出力ラッチ回路45の値を外部端子８に出力す
る。

バスバッファ48は、AND回路50の出力信号が“H"レベ
ルの時、入力ラッチ回路47の値を内部データバス２に出
力する。

アドレスデコーダ13,15,17,44は、内部アドレスバス1
4の値をデコードする。

AND回路63は、アドレスデコーダ17の出力とデータ書
き込み信号（以下WR信号という）21が入力され、レジス
タ18のラッチ信号が出力される。

AND回路62は、アドレスデコーダ44の出力とWR信号21
が入力され、入出力制御ラッチ60のラッチ信号を出力す
る。

AND回路54は、アドレスデコーダ44の出力とWR信号21
が入力され、出力ラッチ回路55のラッチ信号を出力す
る。

AND回路53は、アドレスデコーダ15の出力とWR信号21
が入力され、出力ラッチ回路45のラッチ信号を出力す
る。

AND回路64は、アドレスデコーダ13の出力とデータ読
み出し信号（以下RD信号という）22が入力され、AND回
路51に入力している。

AND回路51は、ラッチ18の出力とAND回路64の出力を入
力とし、バスバッファ61を制御する。

反転回路52は、ラッチ18の出力を入力とし、AND回路4
9,50に出力している。

AND回路65は、アドレスデコーダ15の出力とRD信号22
が入力され、AND回路50に出力する。

AND回路50は、反転回路52の出力とAND回路65の出力が
入力され、バスバッファ48を制御する。

AND回路49は、反転回路52の出力とデータバスバッフ
ァ読み出し信号（以下DBRD信号という）32の出力が入力
され、出力バッファ46を制御する。AND回路44は、反転
回路59とラッチ18の出力を入力し、出力バッファ56を制
御する。

次に動作について説明する。まず、入出力ポートとし
ての動作を説明する。ラッチ18が“H"レベルで入出力ポ
ートを指定し、かつラッチ60が出力モードを指定したと
きは、反転回路59は“H"レベルであるから、AND回路44
は“H"レベルになり出力バッファ56は出力ラッチ回路55
の値を外部端子８へ出力する。

出力ラッチ回路55はWR信号21が“H"レベルで、かつ入
出力ポートのアドレスがアドレスバス14に出力された
時、アドレスデコーダ13の出力に“H"レベルが得られ、
AND回路54の信号するラッチ信号は“H"レベルとなり、
内部データバス２のデータをラッチする。

このとき、トランスファゲート57は開き、トランスフ
ァゲート58は閉じているため、バスバッファ61へは出力
ラッチ55の値が出力されている。

ここで、RD信号が“H"レベルになり、かつアドレスデ
コーダ13の出力が“H"レベルになると、AND回路64が
“H"レベルになり、AND回路51もまた“H"レベルにな
る。

そして、バスバッファ61は開き、出力ラッチ回路55の
データを内部データバス２へ出力する。

ラッチ60が“H"レベルで入力モードの時は、トランス
ファゲート58は開き、トランスファゲート57は閉じる。
これによって、外部端子８のデータはバスバッファ61に
入力される。

ここで、RD信号22とアドレスデコーダ13の信号が“H"
レベルになると、バスバッファ61は開き、外部端子８の
データを内部データバス２へ出力する。

次に、データバスバッファポートの動作について説明
する。

まず、ラッチ18をLOWにしてデータバスバッフアポー
トを指定すると、反転回路52は“H"レベルになり、AND
回路49,50が有効になる。

マスターのマイクロコンピュータが、スレーブのマイ
クロコンピュータのデータバスバッファポートからデー
タを読み出す時は、まずラッチ18を“L"レベルにして、
データバスバッファポートを指定すると、反転回路52は
“H"レベルになり、AND回路49,50が有効になる。

マスターのマイクロコンピュータが、スレーブのマイ
クロコンピュータのデータバスバッファポートからデー
タを読み出す時は、まずデータバスバッファポートのア
ドレスがマッピイングされているアドレスデコーダ15が
“H"レベルになり、かつWR信号21が“H"レベルになった
時、AND回路53は“H"レベルを出力し、出力ラッチ回路4
5は内部データバス２の値をラッチする。

そして、マスターのマイクロコンピュータがDBRD信号
32を“H"レベルにすると、出力バッファ46は開き、出力
ラッチ回路45の値を外部端子８に出力する。

マスターのマイクロコンピュータが、スレーブのマイ
クロコンピュータのデータバスバッファポートにデータ
を書き込む時は、マスターのマイクロコンピュータがDB
WR信号31を“H"レベルにすると、入力ラッチ47は外部端
子８のデータをラッチする。

アドレスデコーダ15が“H"レベルを出力し、かつRD信
号22が“H"レベルになると、バスバッファ48が開き、入
力ラッチ47の値を内部データバス２に出力する。

以上の説明は、１ビットについて述べたが、例えば８
ビットの入出力ポートでは、８ビット分それぞれ存在し
ている。

〔発明が解決しようとする課題〕

上述した従来のポート兼用パラレルインターフェース
回路は、それぞれ入出力ポート用の回路と、データバス
バッファポート用の回路があるので、回路を構成するト
ランジスタ数が多くなってしまうという欠点があった。

〔課題を解決するための手段〕

本発明のポート兼用パラレルインターフェース回路
は、外部からの第１の制御信号の制御により外部端子か
らデータを入力し記憶する入力ラッチと、前記外部端子
に出力するデータを記憶する出力ラッチと、前記外部か
らの第２の制御信号により前記出力ラッチの内容を前記
外部端子に出力する出力バッファと、前記入力ラッチの
内容を内部バスに出力するポート兼用パラレルインター
フェース回路おいて、前記パラレルインターフェース回
路として動作するか入出力ポートとして動作するかを指
定する第１の記憶手段と、前記入出力ポートにおける入
力，または出力モードを指定する第２の記憶手段と、前
記第１の記憶手段の内容が一方のレベルの時前記第１お
よび第２の制御信号を不活性にしかつ前記入力ラッチの
ラッチ信号を活性にする手段と、前記第１の記憶手段の
内容が他方のレベルの時前記第２の記憶手段の内容によ
り前記出力バッファを制御する手段とを含んで構成され
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例を示すブロック図であ
る。

第１図に示すポート兼用パラレルインターフェース回
路は、出力ラッチ回路１は入出力ポートの時、出力すべ
きデータを記憶するラッチとデータバスバッファポート
の時、出力すべきデータを記憶するラッチを共有化した
ラッチで、内部データバス２のデータをAND回路19の出
力するラッチ信号が“H"レベルの時、ラッチする。

ラッチ３は、本兼用データバスバッファポートが入出
力ポートとして動作している時に、入出力指定を行なう
ためのラッチとして働き、AND回路６の出力するラッチ
信号が“H"レベルの時、内部データバス２の値をラッチ
する。

出力バッファ７は、出力ラッチ回路１の値をOR回路23
の出力信号が“H"レベルの時に外部端子８に出力する。

入力ラッチ回路９は、外部端子８から入力されたデー
タを、OR回路25の出力信号が“H"レベルの時にラッチす
る。

トランスファゲート10,11は、出力ラッチ回路１と入
力ラッチ回路９のいづれの値をバスバッファ12へ出力す
るかを選択するゲートで、バスバッファ12はAND回路５
の出力する制御信号が“H"レベルの時、トランスファゲ
ート10,11で選択されたデータを内部データバス２へ出
力する。

アドレスデコーダ13は、アドレスバス14の内容をデコ
ードするデコーダで、入出力ポートのマッピングされて
いるアドレスがアドレスバス14に出力された時、“H"レ
ベルを出力する。

アドレスデコーダ15は、アドレスバス14の内容をデコ
ードするデコーダで、データバスバッファポートのマッ
ピングされているアドレスがアドレスバス14に出力され
た時、“H"レベルを出力する。

アドレスデコーダ16は、アドレスバス14の内容をデコ
ードするデコーダで、ラッチ３のマッピングされている
アドレスがアドレスバス14に出力された時、“H"レベル
を出力する。

アドレスデコーダ17は、アドレスバス14の内容をデコ
ードするデコーダで、ラッチ18のマッピングされている
アドレスがアドレスバス14に出力された時、“H"レベル
を出力する。

AND回路19の出力は、出力ラッチ回路１のラッチ信号
となっており、WR信号21とOR回路20の出力を入力として
おり、OR回路20はアドレスデコーダ13,15の出力が入力
される。

AND回路６の出力は、ラッチ３のラッチ信号となって
おり、アドレスデコーダ16の出力とWR信号21を入力して
いる。

AND回路30の出力は、ラッチ18のラッチ信号となって
おり、アドレスデコーダ17の出力とWR信号21を入力とし
ている。

AND回路５の出力は、バスバッファ12の制御信号とな
っており、OR回路20の出力とRD信号22を入力としてい
る。

ラッチ18は、AND回路30の出力するラッチ信号が“H"
レベルの時、内部データバス２の値をラッチする。

RD信号22は、AND回路５に入力する。

WR信号21は、AND回路6,30,19に入力する。

OR回路23は、出力バッファ７を制御し、AND回路27,66
の出力を入力とする。

反転回路24の出力は、AND回路66に入力され、OR回路2
5の出力を入力としている。

OR回路25の出力は、入力ラッチ回路９のラッチ信号と
なっており、また反転回路24に入力され、AND回路26,28
の出力を入力とする。

AND回路26の出力は、OR回路24,4に入力され、ラッチ
3,18の出力を入力としている。

OR回路４は、トランスファゲート11を制御し、また反
転回路33に入力される。そして、AND回路26と反転回路2
9の出力を入力としている。

反転回路29の出力は、OR回路4,AND回路28,27に入力さ
れ、ラッチ18の出力を入力とする。

AND回路28の出力は、OR回路25に入力され、反転回路2
9とDBWR信号31の出力を入力とする。

AND回路27の出力は、OR回路23に入力され、反転回路2
9とDBWR信号32の出力を入力とする。

DBWR信号31は、AND回路28に出力し、マスターのマイ
クロコンピュータがデータバスバッファポートにデータ
を書き込む時に、“H"レベルにする。

DBWR信号32は、AND回路27に出力し、マスターのマイ
クロコンピュータがデータバスバッファポートにデータ
を書き込む時に、“H"レベルにする。

AND回路66は、OR回路23に入力し、反転回路24とラッ
チ18の出力を入力としている。

次に、本発明動作について説明する。

まず、ラッチ18にラッチされている値が“H"レベル
で、入出力ポートが指定される場合について述べる。

ラッチ18が“H"レベルになると、反転回路29は“L"レ
ベルになり、AND回路27,28は“L"レベルに固定される。

一方AND回路26の一方の入力であるラッチ18が“H"レ
ベルであるから、ラッチ３の値はOR回路25に伝達され
る。

この時、ラッチ３が“L"レベルをラッチし、出力モー
ドに設定してある場合は、AND回路26は“L"レベルで、O
R回路４は“L"レベルになり、トランスファゲート11は
禁止される。

反転回路33は、“L"レベルが入力されると、“H"レベ
ルを出力し、トランスファゲート10は開かれ、出力ラッ
チ回路１の値をバスバッファ12に出力する。

従って、RD信号22が“H"レベルになり、またアドレス
デコーダ13が“H"レベルの時、出力ラッチ回路１の値が
読み出させる。

また、OR回路25は“L"レベルを出力するため、反転回
路24は“H"レベルを出力する。

従って、OR回路23は、“H"レベルを出力し、出力バッ
ファ７を開く。これにより、出力ラッチ回路１の値が外
部端子８に出力される。

ラッチ３が“H"レベルで、入力モードの時は、AND回
路26は“H"レベル,OR回路４は“H"レベル,OR回路25は
“H"レベル，反転回路33は“L"レベル，反転回路24は
“L"レベル,OR回路23は“L"レベル，になるため、トラ
ンスファゲート10,出力バッファ７は閉じ、トランスフ
ァゲート11は開き、入力ラッチ回路９は外部端子８上の
データを常に伝達する。

このため、外部端子８に入力されたデータは、入力ラ
ッチ回路9,トランスファゲート11を通り、バスバッファ
12に出力される。

ここで、RD信号22が“H"レベルになり、アドレスデコ
ーダ13が“H"レベルの時、バスバッファ12を介して、外
部端子８の値を内部データバス２に出力することにな
る。

次に、ラッチ18に“L"レベルがラッチされ、データバ
スバッファポートが指定されている場合について説明す
る。

ラッチ18が“L"レベルの時は、反転回路29は“H"レベ
ル,AND回路26は“H"レベルになり、反転回路33は“L"レ
ベルになるため、トランスファゲート10は常に禁止され
る。

ここで、DBRD信号32が“H"レベルになると、AND回路
回路は“H"レベル,OR回路23は“H"レベルになり、出力
バッファ７は開く。

そして、出力ラッチ回路１のデータを外部端子８に出
力する。

次に、DBWR信号31を“H"レベルにした時は、AND回路2
8が“H"レベルになり、入力ラッチ回路９に外部端子８
上のデータをラッチする。

ここで、RD信号が“H"レベルとなり、アドレスデコー
ダ15が“H"レベルになると出力バッファ12が開き、内部
データバス２へ入力ラッチ回路９の値を出力する。

以上のようにして、データ出力ラッチとデータ入力ラ
ッチをデータバスバッファポートと入出力ポートで共有
化することにより、ハードウエアを小さくして、従来の
兼用ポートと同様の動作を行なうことができる。

第２図は本発明の第１の実施例を示すブロック図であ
る。

第２図に示すポート兼用パラレルインターフェース回
路は、OR回路40が、入力ラッチ回路９のラッチ信号を出
力し、AND回路28,38の出力を入力としている。

AND回路28は、DBWR信号31と反転回路29を入力し、そ
の出力はOR回路40に出力する。

OR回路35は、出力バッファ７を制御し、AND回路27,67
の出力を入力としている。

反転回路41の出力は、AND回路67に入力され、AND回路
38の出力を入力する。

OR回路37は、トランスファゲート11を制御し、反転回
路33に入力され、また反転回路29の出力を入力としてい
る。

AND回路38は、ラッチ39の出力を入力とし、その出力
はOR回路37,40,反転回路41に出力する。

ラッチ39は、AND回路34の出力するラッチ信号が“H"
レベルの時、内部データバス２の値をラッチする。

アドレスデコーダ36は、入出力制御ラッチのマッピン
グされたアドレスがアドレスバス14に出力された時、
“H"レベルを出力する。

AND回路34は、ラッチ39のラッチ信号を出力し、その
一方の入力にアドレスデコーダ36の出力を入力し、他方
の入力にWR信号21が入力される。

AND回路42は、ラッチ18のラッチ信号を出力し、その
一方の入力にアドレスデコーダ17の出力を入力し、他方
の入力にWR信号21が入力される。

AND回路43は、バスバッファ12の制御信号を出力し、
その一方の入力にOR回路20の出力を入力し、他方の入力
にRD信号22が入力される。

AND回路67は、OR回路35に入力され、反転回路41とラ
ッチ18の出力を入力としている。

以下、動作を説明する。

まず、入出力ポートとして動作する場合について説明
する。

アドレスデコーダ13が“H"レベルで、WR信号21が“H"
レベルになると、AND回路19は“H"レベルになり、出力
ラッチ回路１は内部データバス２の値をラッチする。

ラッチ18が“H"レベルで入出力ポートを指定し、ラッ
チ39が“L"レベルで出力モードの時、AND回路38,OR回路
37は“L"レベルで反転回路33は“H"レベルで、トランス
ファゲート10は開き、トランスファゲート11は閉じる。

この時、RD信号22とアドレスデコーダ13が“H"レベル
になると、AND回路43は“H"レベルになり、バスバッフ
ァ12は開き、出力ラッチ回路１の値は内部データバス２
に出力される。

ラッチ39が“L"レベルであるから、AND回路38は“L"
レベルに固定され、反転回路41は“H"レベル,OR回路35
も“H"レベルで、出力バッファ７は開き、出力ラッチ回
路１の値を外部端子８に出力する。

ラッチ39が“H"レベルで、入力モードを指定している
時は、AND回路38は“H"レベルで、OR回路37は“H"レベ
ルになり、反転回路33は“L"レベルで、トランスファゲ
ート10は閉じ、トランスファゲート11は開く。

反転回路41は“L"レベルになり、OR回路35は“L"レベ
ルで、出力バッファ７は閉る。OR回路40は“H"レベルに
なり、入力ラッチ回路９は外部端子８の値を常に伝達す
る。

ここで、RD信号22とアドレスデコーダ13が“H"レベル
になると、AND回路43は“H"レベルになり、バスバッフ
ァ12は開き、外部端子８上の値は内部データバス２に出
力されることになる。

次に、データバスバッファポートとして動作する場合
について説明する。

ラッチ18は“L"レベルでデータバスバッファポートを
指定する。この時、反転回路29は“H"レベルでOR回路37
は“H"レベルになる。

反転回路33は“L"レベルになり、トランスファゲート
10は閉じ、トランスファゲート11は開く。

まず、アドレスデコーダ15とWR信号21が“H"レベルに
なると、OR回路20は“H"レベル,AND回路19は“H"レベル
で、出力ラッチ回路１は内部データバス２の値をラッチ
する。

ここで、マスターのマイクロコンピュータが、スレー
ブのマイクロコンピュータのデータバスバッファポート
からデータを読み出す時は、DBRD信号を“H"レベルにす
る。それによって、AND回路27は“H"レベル,OR回路35は
“H"レベルになり、出力バッファ７は開き、出力ラッチ
回路１の値は外部端子８に出力される。

マスターのマイクロコンピュータがスレーブのマイク
ロコンピュータに書き込む時は、DBWR信号31を“H"レベ
ルにする。

AND回路28は“H"レベルになり、OR回路40も“H"レベ
ルになり、入力ラッチ回路９は外部端子８のデータをラ
ッチする。

ここで、アドレスデコーダ15とRD信号22が“H"レベル
になると、AND回路43は“H"レベルとなり、バスバッフ
ァ12を開く。

バスバッファ12は、入力ラッチ回路９の出力を内部デ
ータバス２に出力する。

この実施例では、８ビット単位で入出力を切り換える
ポートと兼用しているため、さらにハードウエアが小さ
くできるという効果がある。

〔発明の効果〕

本発明のポート兼用パラレルインターフェース回路
は、各バッファやラッチを入出力ポートとデータバスバ
ッファポートで共有化することにより、構成に必要なハ
ードウエアを小さくできるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一例を示すブロック図である。１……出力ラッチ回路、２……内部データバス、３……
ラッチ、７……出力バッファ、８……外部端子、９……
入力ラッチ回路、10,11……トランスファゲート、12…
…バスバッファ、13〜17……アドレスデコーダ、18……
ラッチ、24,29,33……反転回路、36……アドレスデコー
ダ、39……ラッチ、45……出力ラッチ回路、46……出力
バッファ、47……入力ラッチ回路、48……バスバッフ
ァ、52……反転回路、55……出力ラッチ回路、56……出
力バッファ、57,58……トランスファゲート、59……反
転回路、60……ラッチ、61……バスバッファ。

Claims

(57)【特許請求の範囲】

【請求項１】外部からの第１の制御信号の制御により外
部端子からデータを入力し記憶する入力ラッチと、前記
外部端子に出力するデータを記憶する出力ラッチと、前
記外部からの第２の制御信号により前記出力ラッチの内
容を前記外部端子に出力する出力バッファと、前記入力
ラッチの内容を内部バスに出力するポート兼用パラレル
インターフェース回路おいて、前記パラレルインターフ
ェース回路として動作するか入出力ポートとして動作す
るかを指定する第１の記憶手段と、前記入出力ポートに
おける入力，または出力モードを指定する第２の記憶手
段と、前記第１の記憶手段の内容が一方のレベルの時前
記第１および第２の制御信号を不活性にしかつ前記入力
ラッチのラッチ信号を活性にする手段と、前記第１の記
憶手段の内容が他方のレベルの時前記第２の記憶手段の
内容により前記出力バッファを制御する手段とを含むこ
とを特徴とするポート兼用パラレルインターフェース回
路。