JPH0377545B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明はメモリアクセス制御装置に関し、特
に、電子計算機などにおいて、データを分散して
処理するために、データを複数のメモリに分散し
て記憶し、読出すために、各メモリをアクセスす
るようなメモリアクセス制御装置に関する。

従来の技術 電子計算機などにおいて、たとえばアクセスタ
イムＴのメモリをアクセスする場合、１つのデー
タを書込みまたは読出すためには、時間Ｔを要す
る。したがつて、データを書込みまたは読出すご
とに時間Ｔを要するために、処理時間も長くなつ
てしまう。そこで、各処理時間を速くするため
に、複数のメモリを設け、各データを分散して各
メモリをアクセスすることが行なわれる。

第５図はたとえば４つのメモリを並列的にアク
セスする場合のアドレス情報とデータとのタイミ
ングを示す図である。

第５図において、たとえば４つのメモリを並列
的にアクセスする場合、アドレス情報A₀をメモ
リM₀に与えると、アクセス時間Ｔを経過した後
に、データD₀が読出される。アドレス情報A₀を
メモリM₀に与えた後、Ｔ／４時間経過語にアド
レス情報A₁をメモリM₁に与えると、データD₁が
読出され、さらにＴ／４時間経過語にアドレス情
報A₂をメモリM₂に与えると、データD₂が読出さ
れる。さらに、Ｔ／４時間経過語に、アドレス情
報A₃をメモリM₃に与えると、データD₃が読出さ
れる。このように、メモリM₀ないしM₃をアクセ
スすることによつて、Ｔ時間内にデータD₀ない
しD₃が読出され、実質的にアクセス時間を速め
ることができる。

発明が解決しようとする問題点 上述のメモリアクセス方式では、各メモリを
Ｔ／４時間ずらしてアドレス指定するために、共
通のクロツクパルスを用い、Ｔ／４の時間を測定
しながら、各アドレス信号を出力する必要があ
る。すなわち、各メモリを同期して動作させなけ
ればならない。したがつて、データを非同期で出
力するような処理装置では、上述のようなメモリ
アクセスを効率よく行なうには、高速大容量の入
力バツフアが必要である。

それゆえに、この発明の主たる目的は、非同期
であつても、複数のメモリをアクセスするのに最
適なメモリアクセス制御装置を提供することであ
る。

問題点を解決するための手段 この発明に係るメモリアクセス制御装置は、第
１のパケツトにアドレス情報と書込みまたは読出
しを表わす情報とを含み、第２のパケツトに書込
データを含み、これらの第１および第２のパケツ
トからなる複数のデータに応答して複数のメモリ
をアクセスするメモリアクセス制御装置であつ
て、第１および第２のパケツトからなる複数のデ
ータをデータ分岐手段に伝送する。データ分岐手
段では複数のデータを順次分岐してメモリバンク
に与え、メモリバンクでは第１および第２のパケ
ツトを分岐し、分岐した第１のパケツトに含まれ
るアドレス情報に応答して、第２のパケツトに含
まれる書込データの一部または全部をメモリに書
込むかあるいは既に書込まれているデータを読出
す。メモリから読出されたデータを新たな語とし
てパケツト合流手段に与え、前述の分岐された第
２のパケツトに合流させ、各メモリバンクのパケ
ツト合流手段から出力されたデータをデータ合流
手段により合流させて出力する。

作 用 この発明に係るメモリアクセス制御装置では、
第１および第２のパケツトからなる複数のデータ
を順次非同期で伝送し、各第１および第２のパケ
ツトからなるデータを分岐してそれぞれをメモリ
バンクに与え、各メモリバンクでは、それぞれ独
立にかつ自立的に第１および第２のパケツトを分
岐してメモリのアドレスを指定し、データを書込
むかあるいは読出して新たなデータとし、各メモ
リバンクから読出したパケツトのデータを合流す
ることによつて、メモリを同期させることなく、
データを分散して各メモリに書込みまたは読出し
を行なうことができる。

実施例 第１図はこの発明の一実施例の全体の構成を示
す概略ブロツク図である。

この第１図に示す実施例では、２語で構成され
たパケツトデータが用いられる。そして、１語目
のパケツトは、アドレス情報と読み書き指定情報
とを含み、２語目のパケツトは書込データを含
む。このような２語からなる複数のパケツトデー
タが非同期で伝送路上に伝送され、レジスタ１に
与えられる。レジスタ制御部２はレジスタ１が書
込み可能であれば許可信号AK₀を伝送路に出力
する。このレジスタ制御部２には伝送路からパル
ス信号C₀が与えられる。レジスタ制御部２はパ
ルス信号C₀が与えられると、レジスタ１にパケ
ツトデータを書込む。レジスタ１に書込まれたパ
ケツトデータは、データ分岐手段としての分岐制
御部３に与えられる。この分岐制御部３は非同期
で順次レジスタ１に書込まれたパケツトデータを
分岐するものである。なお、この実施例では、分
岐制御部３はレジスタ１に順次書込まれるパケツ
トデータを４つに分岐できるように構成されてい
て、しかも各パケツトデータをパケツト中のアド
レス情報に従つてバンク１００，２００，３００
または４００に振り分けられるようになつてい
る。

各バンク１００，２００，３００および４００
のそれぞれに対応して、入力側にレジスタ４１，
４２，４３および４４と、レジスタ制御部５１，
５２，５３および５４とが設けられる。レジスタ
制御部５１，５２，５３および５４は、それぞれ
対応するバンク１００，２００，３００および４
００にデータの書込みが可能な場合およびデータ
の読出しが可能であれば、許可信号を、分岐制御
部３およびレジスタ制御部２を介して伝送路に送
出する。そして、レジスタ制御部５１，５２，５
３および５４は、それぞれに対応するバンクにデ
ータの書込みあるいはデータの読出しが可能であ
れば、分岐制御部３によつて分岐された各パケツ
トデータをレジスタ４１，４２，４３および４４
にそれぞれ書込む。各レジスタ４１，４２，４３
および４４に書込まれたパケツトデータはバンク
１００，２００，３００および４００に与えられ
る。

各バンク１００，２００，３００および４００
はレジスタ４１，４２，４３および４４にそれぞ
れ書込まれたパケツトデータに含まれるアドレス
情報および読書指定情報に基づいて、データの書
込みまたは読出しを行なう。各バンク１００，２
００，３００および４００のそれぞれに対応し
て、出力側にレジスタ６１，６２，６３および６
４と、レジスタ制御部７１，７２，７３および７
４が設けられる。レジスタ制御部７１，７２，７
３および７４は、それぞれバンク１００，２０
０，３００および４００から読出された新たなパ
ケツトデータをレジスタ６１，６２，６３および
６４に書込む。

各レジスタ６１，６２，６３および６４に書込
まれた新たなパケツトデータは合流制御部９に与
えられる。合流制御部９は新たなパケツトデータ
を予め定める順で合流される。合流されたパケツ
トデータはレジスタ１０に与えられる。レジスタ
１０に関連してレジスタ制御部１１が設けられ
る。レジスタ制御部１１は出力側の伝送路にパケ
ツトデータの伝送が可能であることを表わす許可
信号UK₂が与えられると、合流制御部９から出
力されたパケツトデータをレジスタ１０に書込
み、出力側の伝送路に送出する。

第２図は第１図に示した分岐制御部の電気回路
図である。

まず、第２図を参照して分岐制御部３の構成に
ついて説明する。入力側の伝送路からパケツトデ
ータがレジスタ１に与えられる。このパケツトデ
ータには、４つに分岐するために、それぞれの分
岐先を示す識別子が含まれている。レジスタ制御
部２は２つのＣ素子（Coincidence Element）２
１，２２から構成される。これらのＣ素子２１，
２２はパルス信号C₀に基づいて、レジスタ１へ
のパケツトデータの書込みを制御するものであ
る。レジスタ１に書込まれたパケツトデータに含
まれる識別子は識別子復号部３０１に与えられ
る。

識別子復号部３０１は、識別子に基づいて、４
つの識別信号DC１，DC２，DC３およびDC４を
出力する。これらの識別信号DC１ないしDC４
は、それぞれ分岐部３１，３２，３３および３４
に与えられる。分岐部３１はレジスタ３１１とＣ
素子３１２および３１３とORゲート３１４とＤ
タイプフリツプフロツプ３１５とANDゲート３
１６とから構成される。同様にして、分岐部３２
はレジスタ３２１とＣ素子３２２および３２３と
ORゲート３２４とＤタイプフリツプフロツプ３
２５とANDゲート３２６とから構成され、分岐
部３３はレジスタ３３１とＣ素子３３２および３
３３とORゲート３３４とＤタイプフリツプフロ
ツプ３３５とANDゲート３３６とから構成され、
分岐部３４はレジスタ３４１とＣ素子３４２およ
び３４３とORゲート３４４とＤタイプフリツプ
フロツプ３４５とANDゲート３４６とから構成
される。

各レジスタ３１１，３２１，３３１および３４
１はレジスタ１に書込まれた２語のパケツトデー
タを記憶するものである。Ｃ素子３１２と３１３
はレジスタ３１１の書込みを制御するものであ
り、Ｃ素子３２２と３２３はレジスタ３２１への
データの書込みを制御するものであり、Ｃ素子３
３２と３３３はレジスタ３３１へのデータの書込
みを制御するものであり、Ｃ素子３４２と３４３
はレジスタ３４１へのデータの書込みを制御する
ものである。Ｄタイプフリツプフロツプ３１５，
３２５，３３５および３４５は、前述の識別子復
号部３０１からの識別信号DC１，DC２，DC３
おびDC４に基づいて、レジスタ１に書込まれて
いる２語のパケツトデータを分岐部３１，３２，
３３および３４のいずれに書込むかを選択するも
のである。ANDゲート３１６，３２６，３３６
および３４６は、識別信号DC１，DC２，DC３
およびDC４がそれぞれ出力されているとき、Ｃ
素子２２のQ₁出力をＤタイプフリツプフロツプ
３１５，３２５，３３５および３４５にクロツク
パルスとして与えるものである。

さらに、４つの分岐部３１，３２，３３および
３４のいずれもが空き状態であるときに、データ
の伝送を可能にするために、４入力ANDゲート
３０２が設けられる。そして、この４入力AND
ゲート３０２には、Ｃ素子３１２のQ₁出力、Ｃ
素子３２２のQ₁出力、Ｃ素子３３２のQ₁出力お
よびＣ素子３４２のQ₁出力が与えられ、それら
の出力がいずれも“Ｌ”のとき、“Ｈ”のAK信
号をＣ素子２２に与える。

次に、第２図に示した分岐制御部の動作につい
て説明する。初期状態においては、リセツト信号
がＣ素子２１，２２，３１２，３１３，３２２，
３２３，３３２，３３３，３４２および３４３に
与えられ、これらを初期リセツトするとともに、
ORゲート３１４，３２４，３３４および３４４
を介して、Ｄタイプフリツプフロツプ３１５，３
２５，３３５，３４５をそれぞれ初期リセツトす
る。Ｄタイプフリツプフロツプ３１５ないし３４
５はそれぞれ初期リセツトされたことによつて、
それぞれのＱ出力がともに“Ｌ”になつている。

また、Ｃ素子２１ないし３４３もそれぞれリセ
ツトされているため、それぞれのQ₁出力は“Ｌ”
になつている。Ｃ素子３１２，３２２，３３２、
および３４２のQ₁出力はそれぞれANDゲート３
０２に与えられる。ANDゲート３０２は４つの
入力が“Ｌ”になつているため、“Ｈ”レベルの
AK信号を出力する。このAK信号は“Ｈ”のと
きは、各レジスタ３１１，３２１，３３１および
３４１にそれぞれパケツトデータが記憶されてお
らず、データの伝送が可能であることを示してい
る。すなわち、Ｃ素子３１２，３２２，３３２お
よび３４２は、それぞれのQ₁出力が“Ｌ”であ
れば、それぞれに対応するレジスタ３１１，３２
１，３３１および３４１にデータが記憶されてい
ないことを示している。

この状態で、２語構成のパケツトデータの先頭
語がレジスタ１に入力され、パルス信号C₀がＣ
素子２１に与えられる。このとき、Ｃ素子２１の
Q₂出力は初期リセツトにより、“Ｈ”になつてい
る。パルス信号C₀が“Ｈ”になると、Ｃ素子２
１のQ₁出力が“Ｈ”になる。Ｃ素子２２はAK信
号が“Ｈ”であるため、パルス信号C₀がＣ素子
２２のQ₁出力に伝達される。すると、レジスタ
１はＣ素子２２のQ₁出力が“Ｈ”に立上がるタ
イミングで、２語構成のパケツトデータの先頭語
を書込む。レジスタ１に書込まれた２語構成のパ
ケツトデータの先頭語に含まれる識別子は識別子
復号部３０１に与えられる。たとえば、分岐部３
１にパケツトデータを分岐するために、“Ｈ”の
識別信号DC１が識別子復号部３０１から出力さ
れかつＣ素子２２のQ₁出力が“Ｈ”になつたこ
とによつてANDゲート３１６が開かれ、Ｄタイ
プフリツプフロツプ３１５がセツトされ、そのＱ
出力が“Ｈ”になる。

Ｄタイプフリツプフロツプ３１５のＱ出力が
“Ｈ”になつたことによつて、Ｃ素子２２のQ₁出
力が、“Ｈ”になつたAK信号を受けるＣ素子３
１２のQ₁出力に伝達される。そして、分岐部３
１の出力側の伝送路から与えられる許可信号UK
１２が“Ｈ”になると、Ｃ素子３１３のQ₁出力
が“Ｈ”になる。そして、その立上がりのタイミ
ングで、レジスタ１に記憶されていたパケツトデ
ータがレジスタ３１１に記憶されて出力される。

一方、Ｃ素子３２２，３３２および３４２は、
Ｄタイプフリツプフロツプ３２５，３３５および
３４５のＱ出力が“Ｌ”であるため、Ｃ素子２２
からの“Ｈ”のQ₁出力をＣ素子３１３，３２３，
３３３および３４３に伝達しない。このため、各
レジスタ３２１，３３１および３４１にはパルス
信号が与えられないため、レジスタ１に記憶され
たパケツトデータは、レジスタ３２１，３３１お
よび３４１に記憶されない。このようにして、識
別信号DC１が“Ｈ”になると、レジスタ１に記
憶されたパケツトデータはレジスタ３１１を介し
て出力される。

上述のごとくして、Ｃ素子３１３のQ₁出力が
“Ｈ”になると、そのQ₂出力は“Ｌ”になる。す
ると、ORゲート３１４はＣ素子３１３のQ₂出力
の“Ｌ”により、Ｄタイプフリツプフロツプ３１
５をリセツトする。Ｄタイプフリツプフロツプ３
１５はリセツトされると、そのＱ出力が“Ｌ”に
なるため、Ｃ素子３１２のQ₁出力も“Ｌ”にな
る。このとき、Ｃ素子３２２，３３２および３４
２のそれぞれのQ₁出力も“Ｌ”であるため、
ANDゲート３０２は“Ｈ”のAK信号を出力す
る。該パケツトデータの２語目の分岐が許可さ
れ、同様の動作によつて、レジスタ３１１に転送
される。

さらに、次のパケツトデータの先頭語がレジス
タ１に入力され、分岐部３２にパケツトデータを
分岐するための識別子が識別子復号部３０１に与
えられると、識別信号DC２が出力され、レジス
タ１に記憶されたパケツトデータがレジスタ３２
１に記憶されて出力される。該パケツトの２語目
も同様にして、レジスタ３２１に書込まれる。分
岐部３３にパケツトデータを分岐するための識別
子が識別子復号部３０１に与えられると、識別信
号DC３が出力され、レジスタ１に記載されたパ
ケツトデータがレジスタ３３１に書込まれて伝送
される。該パケツトの２語目も同様にしてレジス
タ３３１に書込まれ、全く同様にして、分岐部３
４にパケツトデータを分岐するための識別子が識
別子復号部３０１に与えられると、識別信号DC
４が出力され、レジスタ１に書込まれたデータが
レジスタ３４１に書込まれて伝送される。

このようにして、分岐制御部３は２語構成のパ
ケツトデータに含まれる識別子に従つて、それぞ
れのパケツトデータを分岐する。

第３図は第１図に示したバンクの一例を示す電
気回路図である。

この第３図に示したバンクは、読み書き指定が
読出しであれば、１語目のパケツトデータに含ま
れるアドレス情報に基づいて、メモリ１２８から
データを読出し、このデータを新たな１語目のパ
ケツトデータとし、２語目のパケツトデータと合
成して出力するものである。

第３図を参照して、バンク１００を例にとつ
て、その構成について簡単に説明する。バンク１
００は、主としてレジスタ１０１，１０５，１１
１，１１２，１１３，１３２，１３３と、分岐制
御部１０２と、読み書き制御部１０８と、アドレ
スロード制御部１１８と、アドレスレジスタカウ
ンタ１２６と、レジスタ１２７と、メモリ１２８
と、読出制御部１２９と、書込制御部１３０と、
コピーカウンタ１３１と、コピー制御部１３４
と、合流制御部１３７と、複数のＣ素子を含む。

レジスタ４１は前述の第２図に示した分岐制御
部３によつて分岐されたパケツトデータを記憶す
るものである。レジスタ制御部５１はレジスタ４
１にパケツトデータを書込むための制御を行なう
ものであつて、２つのＣ素子５１１，５１２を含
む。分岐制御部１０２は、レジスタ４１に書込ま
れた２語構成のパケツトデータを１語目のパケツ
トデータと２語目のパケツトデータとに分岐し、
１語目のパケツトデータに含まれるアドレス情報
をレジスタ１１２に書込み、読み書き指定情報を
レジスタ１１３に書込むとともに、２語目のパケ
ツトデータをレジスタ１０１に書込むように制御
するものである。

読み書き制御部１０８は、レジスタ１１３に書
込まれた読み書き指定情報に基づいて、書込指定
であれば、レジスタ１０１に書込んだ２語目のパ
ケツトデータをレジスタ１１１に書込み、読出指
令であればレジスタ１０１に書込んだ２語目のパ
ケツトデータをレジスタ１０５に転送するように
制御する。アドレスレジスタカウンタ１２６は、
レジスタ１１２に書込まれたアドレス情報を保持
したりインクリメントして、メモリ１２８のアド
レスを指定するものである。

書込制御部１３０には、読み書き制御部１０８
から書込制御信号が与えられる。書込制御部１３
０はその書込制御信号に基づいて、メモリ１２８
に対して書込指令を与える。また、読出制御部１
２９は、レジスタ１２７からの読出制御信号に基
づいて、メモリ１２８に読出指令を与える。メモ
リ１２８は、書込指令が与えられると、アドレス
レジスタカウンタ１２６らら与えられるアドレス
情報に基づいて、レジスタ１１１に書込まれたパ
ケツトデータを書込む。また、メモリ１２８は読
出指令が与えられると、アドレスレジスタカウン
タ１２６からのアドレス情報に基づいて、メモリ
データを読出してレジスタ１３２に与える。コピ
ーカウンタ１３１はレジスタ１０５に転送された
パケツトデータの２語目を繰返し合成させたいと
きに、メモリ１２８からの異なる読出しデータに
対して、その回数を計数するものである。このた
めに、メモリ１２８からその読出回数を指定する
データがコピーカウンタ１３１に与えられる。コ
ピー制御部１３４はメモリ１２８から異なるデー
タを繰返し読出してコピーするときに、次のデー
タの受付けを禁止するための制御を行なう。合流
制御部１３７は、レジスタ１３２に書込まれた１
語目のパケツトデータと、レジスタ１０５に書込
まれている２語目のパケツトデータを書込むレジ
スタ１３３の出力とを合成して、レジスタ６１に
書込んで出力するための制御を行なう。

次に、第３図を参照して、バンク１００の動作
について説明する。なお、各レジスタを制御する
ためのＣ素子の動作は前述の第２図に示した分岐
制御部におけるＣ素子の動作と同じであるため、
各Ｃ素子の詳細な説明は省略する。分岐制御部３
から分岐されたパケツトデータはレジスタ４１に
与えられ、Ｃ素子５１１はパケツトデータととも
に伝送されるパルス信号Ｃ１２をＣ素子５１２に
伝達し、レジスタ４１に２語構成からなるパケツ
トデータの先頭語を書込む。Ｃ素子５１２の
“Ｈ”のQ₁出力は分岐制御部１０２に伝達され
る。分岐制御部１０２はレジスタ４１に書込まれ
た２語構成のパケツトデータの先頭語を分岐す
る。

すなわち、レジスタ４１に書込まれた２語構成
のパケツトデータのうち１語目のパケツトデータ
はレジスタ１１２と１１３とに与えられる。次
に、２語目のパケツトデータも同様にしてレジス
タ１０１に与えられる。そして、分岐制御部１０
２からＣ素子１１４にパルス信号が与えられ、こ
のパルス信号はＣ素子１１５に伝達されて、その
Q₁出力によつて、１語目のパケツトデータがレ
ジスタ１１２と１１３とに書込まれる。同様にし
て、分岐制御部１０２はパルス信号をＣ素子１０
３に与える。Ｃ素子１０３はそのパルス信号をＣ
素子１０４に伝達し、レジスタ１０１に２語目の
パケツトデータを書込む。レジスタ１１２に書込
まれたアドレス情報はアドレスレジスタカウンタ
１２６に与えられる。そして、レジスタ１１２に
１語目のパケツトデータを書込むためのパルス信
号はＣ素子１１６，１１７に伝達され、ORゲー
ト１１９を介してアドレスレジスタカウンタ１２
６に与えられる。アドレスレジスタカウンタ１２
６はそのパルス信号に基づいて、レジスタ１１２
に書込まれたアドレス情報をセツトする。

レジスタ１１３に書込まれた読み書き指令情報
は読み書き制御部１０８に与えられる。読み書き
制御部１０８は書込指令であることを判別する
と、Ｃ素子１０９にパルス信号を与える。このパ
ルス信号はＣ素子１１０を介してレジスタ１１１
に与えられる。レジスタ１１１はレジスタ１０１
に書込まれていた２語目のパケツトデータを書込
む。そして、レジスタ１１１に書込まれた２語目
のパケツトデータはメモリ１２８に与えられる。
また、読み書き制御部１０８は書込指令情報に基
づいて、書込制御信号を書込制御部１３０に与え
る。応じて、書込制御部１３０はメモリ１２８に
書込指令を与える。したがつて、メモリ１２８は
書込指令に基づいて、アドレスレジスタカウンタ
１２６から与えられるアドレス情報に対応するア
ドレスに２語目のパケツトデータを書込む。

読み書き制御部１０８ひ読出指令が与えられる
と、読み書き制御部１０８はパルス信号をＣ素子
１０６，１０７に伝達し、レジスタ１０１に書込
まれていた２語目のパケツトデータをレジスタ１
０５に書込む。したがつて、読み書き制御部１０
８はレジスタ１１１への２語目のパケツトデータ
の書込みを行なわない。また、レジスタ１１３に
書込まれた書込指令情報はレジスタ１２７を介し
て読出制御部１２９に与えられる。応じて、読出
制御部１２９は読出指令をメモリ１２８に与え
る。メモリ１２８には、書込みの場合と同様にし
て、アドレスレジスタカウンタ１２６からアドレ
ス情報が与えられている。メモリ１２８は読出指
令に応じて、アドレスレジスタカウンタ１２６か
らのアドレス情報に対応するアドレスからデータ
を読出す。この読出されたデータはレジスタ１３
２に与えられる。

アドレスレジスタカウンタ１２６にアドレス情
報をセツトするためのパルス信号はORゲート１
１９から出力されるが、このパルス信号はＣ素子
１２０，１２１，１２２，１２３，１２４および
１２５に順次伝達される。これらのＣ素子１２０
ないし１２３は、アドレス情報をメモリ１２８に
与えてから、データが読出されてレジスタ１３２
に与えられるまでの時間だけ、パルス信号を遅延
するためのものである。レジスタ１３２はこの遅
延されたパルス信号に基づいて、メモリ１２８か
ら読出されたデータを書込む。レジスタ１３２に
書込まれたデータはレジスタ６１に与えられる。

合流制御部１３７はＣ素子１２５からパルス信
号が伝達され、出力側の許可信号AK１０が
“Ｈ”であれば、そのパルス信号をＣ素子７１１，
７１２を介してレジスタ６１に与える。レジスタ
６１はそのパルス信号に基づいて、レジスタ１３
２に書込まれたメモリ１２８からの読出データを
書込む。

一方、レジスタ１０５に書込まれた２語目のパ
ケツトデータは、レジスタ１３３に与えられる。
そして、レジスタ１０５に２語目のパケツトデー
タを書込むためのパルス信号は、コピー制御部１
３４からＣ素子１３５および１３６を介してレジ
スタ１３３に与えられる。レジスタ１３３はその
パルス信号に従つて、レジスタ１０５に書込まれ
ていた２語目のパケツトデータを書込む。さら
に、レジスタ１３３に書込まれた２語目のパケツ
トデータはレジスタ６１に書込まれる。すなわ
ち、レジスタ６１には、入力された２語目のパケ
ツトデータと、メモリ１２８から読出されたデー
タとを合成した新たなデータが書込まれて出力さ
れることになる。

連続するアドレスに格納されたメモリデータ
と、パケツトの２語目の同一データをコピーして
合成する場合、メモリ１２８からそのコピー回数
データがコピーカウンタ１３１に与えられる。コ
ピーカウンタ１３１に回数データが設定される
と、コピー信号がコピー制御部１３４とアドレス
ロード制御部１１８に与えられるとともに、この
コピー信号がORゲート１１９を介してアドレス
レジスタカウンタ１２６に与えられる。コピー制
御部１３４はコピー信号が与えられると、Ｃ素子
１０７に与える許可信号を“Ｌ”にする。それに
よつて、レジスタ１０５への次のパケツトデータ
の書込みが禁止される。また、アドレスロード制
御部１１８はコピー信号が与えられると、Ｃ素子
１１７に与える許可信号を“Ｌ”にする。したが
つて、レジスタ１１２および１１３への新たなア
ドレス情報の書込みが禁止される。

アドレスレジスタカウンタ１２６はコピーカウ
ンタ１３１からコピー信号を受けるごとに、アド
レス情報をインクリメントし、そのアドレス情報
をメモリ１２８に与える。このようにして、メモ
リ１２８からメモリデータが読出されて、レジス
タ１３２に書込まれる。

第４図は第１図に示した合流制御部の電気回路
図である。第４図を参照して、合流制御部９の構
成について説明する。合流制御部９は合流部９
１，９２，９３および９４と制御部９０とから構
成される。合流部９１はレジスタ９１１とＣ素子
９１２，９１３とANDゲート９１４とバツフア
９１５とから構成される。同様にして、合流部９
２はレジスタ９２１とＣ素子９２２，９２３と
ANDゲート９２４とバツフア９２５とから構成
され、合流部９３はレジスタ９３１とＣ素子９３
２，９３３とANDゲート９３４とバツフア９３
５とから構成され、合流部９４はレジスタ９４１
とＣ素子９４２，９４３とANDゲート９４４と
バツフア９４５とから構成される。

制御部９０はＤタイプフリツプフロツプ９０
０，９０１，９０２，９０３および９０４と４入
力ORゲート９０５とから構成される。Ｄタイプ
フリツプフロツプ９０１ないし９０４はシフトレ
ジスタを構成している。そして、Ｄタイプフリツ
プフロツプ９０１が最初にセツトされ、順次Ｄタ
イプフリツプフロツプ９０２，９０３および９０
４の順でセツトされる。このために、初期リセツ
ト信号は、Ｄタイプフリツプフロツプ９０１のセ
ツト入力端に与えられるが、Ｄタイプフリツプ
フロツプ９０２ないし９０４には、初期リセツト
信号がリセツト入力端に与えられる。そして、
最初にＤタイプフリツプフロツプ９０１がセツト
されると、合流部９１がイネーブル状態となり、
続いてＤタイプフリツプフロツプ９０２がセツト
されると、合流部９２がイネーブル状態となり、
Ｄタイプフリツプフロツプ９０３がセツトされる
と、合流部９３がイネーブル状態となり、Ｄタイ
プフリツプフロツプ９０４がセツトされると、合
流部９４がイネーブル状態となる。

Ｄタイプフリツプフロツプ９００は、Ｃ素子１
１１のQ₂出力のパルス信号を分周するものであ
る。すなわち、パケツトデータは２語で構成され
ているが、この合流制御部９には、１語毎にパケ
ツトデータが入力され、その都度Ｃ素子１１１か
らパルス信号が出力されるので、パルス信号が２
回出力されたとき、Ｄタイプフリツプフロツプ９
０１，９０２，９０３および９０４をシフトす
る。このために、Ｄタイプフリツプフロツプ９０
０のＱ出力がＤタイプフリツプフロツプ９０１な
いし９０４にクロツクパルスとして与えられる。

次に、合流制御部９の動作について説明する。
初期状態において、初期リセツト信号がＤタイプ
フリツプフロツプ９０１のセツト入力端に入力
されると、このＤタイプフリツプフロツプ９０１
がセツトされ、そのＱ出力が“Ｈ”になる。この
初期リセツト信号は、Ｄタイプフリツプフロツプ
９０２ないし９０４のリセツト入力端にも入力
されるため、これらのＤタイプフリツプフロツプ
９０２ないし９０４のＱ出力は“Ｌ”になる。な
お、図示していないが、Ｃ素子９１２，９１３，
９２２，９２３，９３２，９３３，９４２，９４
３，１１１および１１２にも初期リセツト信号が
与えられ、各Ｃ素子のQ₁出力は“Ｌ”になつて
いる。Ｃ素子１１１のQ₂出力は“Ｈ”になつて
おり、Ｄタイプフリツプフロツプ９０１のＱ出力
も“Ｈ”になつているため、ANDゲート９１４
が開かれる。

また、Ｄタイプフリツプフロツプ９０１のＱ出
力が“Ｈ”になつていることにより、合流部９１
のレジスタ９１５はイネーブル状態となり、合流
部９２ないし９４のレジスタ９２５，９３５およ
び９４５がそれぞれデイスエーブル状態となつて
いて、それぞれの出力はハイインピーダンスにな
つている。

今、前述の第３図に示したバンクからパケツト
データ１が合流部９１のレジスタ９１１に与えら
れ、パルス信号C₁₀がＣ素子９１２に与えられる
と、そのパルス信号C₁₀がＣ素子９１２からＣ素
子９１３を介してレジスタ９１１にクロツクパル
スとして与えられる。それによつて、パケツトデ
ータ１はレジスタ９１１に記憶され、レジスタ９
１１の出力がバツフア９１５を介して出力側のレ
ジスタ１０に与えられる。

また、Ｃ素子９１３のQ₁出力の“Ｈ”信号は
ORゲート９０５を介してＣ素子１１１に入力さ
れる。Ｃ素子１１２のQ₂出力は初期リセツトに
より“Ｈ”になつているため、ORゲート９０５
を介してＣ素子１１１への入力が許可される。出
力側の伝送路から許可信号UK２がＣ素子１１２
に入力されると、Ｃ素子１１１のQ₁出力はＣ素
子１１２に伝達され、そのQ₁出力が“Ｈ”に立
上がる。この立上がりのタイミングでレジスタ１
０はバツフア９１５から出力されたパケツトデー
タを記憶する。それによつて、パケツトデータ１
の先頭語が出力される。同様にして、パケツトデ
ータ１の２語目がレジスタ１０に転送される。

このとき、Ｃ素子１１１のQ₂出力は、パルス
信号がＣ素子１１２に伝達された後、再び“Ｌ”
から“Ｈ”に立上がることによつて、Ｄタイプフ
リツプフロツプ９００のＱ出力が反転する。それ
に伴つて、Ｄタイプフリツプフロツプ９０１のＱ
出力も反転するので、そのＱ出力が“Ｌ”にな
る。また、２段目のＤタイプフリツプフロツプ９
０２は、そのＤ入力が“Ｈ”であるため、Ｃ素子
１１１のQ₂出力が“Ｈ”に立上がるタイミング
でセツトされ、そのＱ出力が“Ｈ”になる。この
ため、２段目の合流部９２のANDゲート９２４
が開かれ、バツフア９２５がイネーブル状態とな
り、初段のANDゲート９１４は閉じられるとと
もに、バツフア９１５はデイスエーブル状態とな
る。

そして、パケツトデータ２の先頭語が合流部９
２のレジスタ９２１に与えられ、パルス信号C₂₀
がＣ素子９２２に入力されると、前述の説明と同
様にして、パルス信号C₂₀がＣ素子９２３に伝達
される。そして、Ｃ素子９２３のQ₁出力が“Ｈ”
になるタイミングでパケツトデータ２の先頭語が
レジスタ９２１に記憶され、バツフア９２５を介
してレジスタ１０に与えられる。Ｃ素子９２３の
Q₁出力はORゲート９０５からＣ素子１１１を介
してＣ素子１１２に与えられる。許可信号UK２
がＣ素子１１２に与えられると、Ｃ素子１１１の
Q₁出力がＣ素子１１２を与えられると、Ｃ素子
１１１のQ₁出力がＣ素子１１２を介してレジス
タ１０にクロツクパルスとして与えられる。レジ
スタ１０はＣ素子１１２のQ₁が“Ｈ”に立上が
るタイミングで、レジスタ９２１からバツフア９
２５を介して与えられるパケツトデータ２の先頭
語を記憶し、そのパケツトデータ２の先頭語を出
力側に伝送する。同様にして、パケツトデータ２
の２語目がレジスタ１０に転送される。

一方、Ｃ素子１１１のQ₂出力が“Ｌ”から
“Ｈ”に立上がつたタイミングで、Ｄタイプフリ
ツプフロツプ９００のＱ出力が反転し、今度は３
段目のＤタイプフリツプフロツプ９０３がセツト
され、２段目のＤタイプフリツプフロツプ９０２
がリセツトされる。それによつて、合流部９３の
みがイネーブル状態となる。以下、同様の動作を
繰返し、合流部９３に入力されたパケツトデータ
３の先頭語および２語目が順次出力側に伝送さ
れ、その後合流部９４に入力されたパケツトデー
タ４の先頭語および２語目が順次出力されて初期
状態に戻る。

上述のごとく、この実施例によれば、非同期で
入力される複数の２語からなるパケツトデータを
順次分岐制御部３に与えて２語構成のパケツトデ
ータごとに分岐し、各バンク１００，２００，３
００および４００に含まれるメモリにパケツトデ
ータの書込みおよび読出しを行ない、各バンクか
ら読出されたデータを合流制御部９に与えて順次
合流させるようにしたので、入力されるパケツト
データが非同期であつても、各メモリに分散して
データの書込みおよび読出しが可能となる。

発明の効果 以上のように、この発明によれば、アドレス情
報と書込みまたは読出しを表わす情報を第１のパ
ケツトデータに含め、書込データを第のパケツト
に含め、第１および第２のパケツトからなる複数
のデータを順次分岐し、分岐されたデータを第１
および第２のパケツトに分岐し、分岐された第１
のパケツトで表わされるアドレス情報に基づい
て、第２のパケツトに含まれる書込データの一部
または全部をメモリに書込むかあるいは読出し、
読出されたデータを新たなパケツトとして、第２
のパケツトに合流して新たなデータとして出力
し、各メモリバンクから読出されたデータを合流
して出力することができる。したがつて、入力さ
れるデータが非同期であつても、複数のメモリで
分散してアクセスすることができ、処理時間を速
めることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロツク図
である。第２図は第１図に示した分岐制御部の電
気回路図である。第３図は第１図に示したバンク
の電気回路図である。第４図は第１図に示した合
流制御部の電気回路図である。第５図は従来の複
数のメモリで並列的にアクセスしたときのアドレ
ス情報とデータとのタイミングを示す図である。 図において、１，４１，４２，４３，４４，６
１，６２，６３，６４，１０１，１０５，１１
２，１１３，１３２，１３３，３１１，３２１，
３３１，３４１はレジスタ、２，５１，５２，５
３，５４，７１，７２，７３，７４はレジスタ制
御部、３は分岐制御部、９は合流制御部、３０１
は識別子復号部、３１５，３２５，３３５，３４
５，９０１，９０２，９０３，９０４はＤタイプ
フリツプフロツプ、１０２は分岐制御部、１０８
は読み書き制御部、１１８はアドレスロード制御
部、１２６はアドレスレジスタカウンタ、１２７
はレジスタ、１２９は読出制御部、１３０は書込
制御部、１３１はコピーカウンタ、１３４はコピ
ー制御部、１３７は合流制御部を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１のパケツトにアドレス情報と書込みまた
   は読出しを表わす情報とを含み、第２のパケツト
   に書込データを含み、これらの第１および第２の
   パケツトからなる複数のデータに応答して、複数
   のメモリをアクセスするメモリアクセス制御装置
   であつて、 送信許可信号が与えられたことに応じて、前記
   第１および第２のパケツトからなる複数のデータ
   を伝送する伝送路と、 前記伝送路に伝送されてきた第１および第２の
   パケツトからなる複数のデータを順次分岐するデ
   ータ分岐手段と、 前記データ分岐手段によつて分岐された第１の
   パケツトに含まれるアドレス情報に従いかつ該第
   １のパケツトに含まれる書込または読出を表わす
   情報に応答してデータを書込みまたは読出しする
   複数のメモリバンクと、 前記各メモリバンクから読出されたデータを順
   次合流して出力するデータ合流手段とを含み、 前記各メモリバンクは、 前記データ分岐手段によつて分岐された第１お
   よび第２のパケツトのデータを各パケツト毎に分
   岐するパケツト分岐手段と、 前記パケツト分岐手段によつて分岐された第１
   のパケツトに含まれるアドレス情報に応答して、
   前記パケツト分岐手段によつて分岐された第２の
   パケツトに含まれる書込データの一部または全部
   を書込むかまたは既に書込まれているデータを読
   出すメモリと、 前記メモリから読出されたデータを新たな語と
   して、そのデータを前記分岐された第２のパケツ
   トに合流させて新たなデータとし、前記データ合
   流手段に出力するパケツト合流手段とを含む、メ
   モリアクセス制御装置。 ２ 前記各メモリバンクは、前記パケツト分岐手
   段によつて分岐された第１のパケツトに含まれる
   アドレス情報を順次更新して、前記メモリの所定
   のアドレスを指定するアドレス指定手段を含む、
   特許請求の範囲第１項記載のメモリアクセス制御
   装置。 ３ 前記メモリには、連続するアドレスに格納さ
   れたデータを繰返し読出すための回数データが記
   憶されていて、 前記メモリバンクは、 前記メモリからデータが読出されたとき、回数
   データを読出して、その計数値を更新するととも
   に、前記アドレス指定手段によつて特定のアドレ
   スを指定するための指令信号を出力するカウンタ
   と、 前記メモリから回数データが読出されたとき、
   前記パケツト分岐手段に新たな複数語のデータが
   入力されるのを禁止する制御手段とを含む、特許
   請求の範囲第２項記載のメモリアクセス制御装
   置。