JPS62110697A

JPS62110697A - アドレス制御方式

Info

Publication number: JPS62110697A
Application number: JP60250312A
Authority: JP
Inventors: Toshio Mitsusaka; 敏夫三坂
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-11-08
Filing date: 1985-11-08
Publication date: 1987-05-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は電子計算機内部のアドレス制御方式に関し、特
に演算処理装置から記憶装置に与えるアドレス情報の供
給方式に関する。

（従来の技術）近年、集積回路技術の同上により電子計算機に搭載され
るメモリの容量はますます増加しつつあり、演算処理装
置から出力されるアドレス信号線もで）なりの本数とな
ってきている。

いっぽう、演算処理装置を１片の集積回路チップとして
作成し、大量生産、原価低減、小形化などを達成するこ
とが小規模な電子計算機の構築法の主流となってきてい
る。

集積回路を設計するうえで、大きな問題としてビンリミ
ットがある。すなわち、集積回路を封入するためのパッ
ケージはビン本数、あるいはパッケージサイズなどが規
格化されており、外部との入出カイｉ号本数はビン本数
に合せて設計する必要がある。信号本数の増加は、より
大きなパッケージの使用につながり、製造原価高や、実
装効率の低下をきｔすことになる。

前述のアドレス信号線のように、近年、演算処理装置は
より多くの入出力信号線を必要とするようになっており
、ビン本数を削減するように工夫されている。

従来、この種の変形として、アドレス信号線やデータ信
号線を時分割して多重化する方式がよく採用されてきた
。

（発明が解決しようとする問題点〕上述しｔ従来のアドレス制御方式では、アドレスとデー
タとを同時に指定することができないので、記憶装置に
対して高速な読出し／１Ｆ込み動作が実行できないと云
う欠点がある。

本発明の目的は、通常、上位桁アドレスはあま！ｌｌ変
動しないことに着目し、上位桁が変化するときに限って
アドレス情報を２回に分けて送出することによって上記
欠点を除去し、アドレス信号線を削減することができる
ように溝底し几アドレス制御方式を提供することにある
。

（問題点を解決するための手段）本発明によるアドレス制御方式は演算処理装置と記憶装
置とを具備して構成した電子計Ｘ機に使用される方式で
あって、レジスタ群と比較制御手段とを具備することに
よって構成が実現しｔものである。

レジスタ群は、演算処理装置から記憶装置に与えるべき
特定アドレス部分を記憶する友めのものである。

比較制御手段は、特定アドレス部分がすでにレジスタ群
に格納されている第１の場合には、上記格納されている
旨を演算処理装置から入力してレジスタ群の内容を特定
アドレス部分として使用し、特定アドレス部分がレジス
タ群に格納されていない第２の場合には、特定アドレス
部分とハード指示信号とを演算処理装置から出力して第
１の場合と同様な動作を行わせる九めのものである。

（実　施　例）次に、本発明について図面を参照して説明する。

第１図は、本発明によるアドレス制御方式を実現する一
実施例を示すブロック図である。第１図は４個のレジス
タを使用して実現した実施例であり、４個のレジスタに
より過去に用いられた上位アドレスを４つまで保持でき
る。本実施例では４つのレジスタの選択を演算処理装置
の状態、すなわちオペレーティングシステムが動作中で
あるか、あるいはユーザプログラムが動作中であるかを
表わすビットと、命令コードアクセスであるか、あるい
はデータアクセスであるかを衣わすビットとの２ビツト
により切換えている。

第１図を参照すると、１は従来技術による演算処理装置
、１３は従来の演算処理装置ｒＬ１より入出力信号線本
数が削減され、この演算処理装置１を含む新しい形の演
算処理ｉＪ、１２は従来技術による記憶装置である。第
１Ｎにおいて、２はデコーダ、３はレジスタ群、４は比
較器、５はマルチプレクサ、６，７はそれぞれバッファ
、８．９はそれぞれデコーダ、１０はレジスタ群、１１
はマルチプレクサである。

ここで、本発明によるアドレス制御方式を実現する新し
い形の演算処理装置１３の動作について説明する。

第１図に示し比演算処理装置１においては、上位桁アド
レス信号線２２、下位桁アドレス信号線２３、読出し指
示信号線２４、ならびに書込み指示信号線２５から該当
する信号を出力する。また、演算処理袋＠、１において
はオペレーティングシステムが動作中であるのか、ある
いはユーザプログラムが動作中であるのかを示す信号と
、命令コードをアクセスするのか、あるいはデータをア
クセスするのかを示すイ営号とを選択信号線２１力）ら
出力する。

レジスタ群３は４個のレジスタより成るもので、選択信
号線２１によって選択されたレジスタの内容と上位桁ア
ドレス信号線２２上の情報とが比較器４によって比較さ
れ、上記両者が一致し之場合には信号線２６に”１″が
出力される。

レジスタ群３とレジスタ群１０とには常に同じ値が格納
され、信号線２６上の状態が１”であると、きにはレジ
スタ群１０に格納されｔ値を上位桁アドレス信号として
使用できる旨を示している０信号線２６上の状態が“１”のときには、マルチプレク
サ５は下位桁アドレス信号線２３上のアドレスを信号線
２７に出力する。読出し指示信号線２４と薔込み指示信
号線２５との情報は、それぞれバッファ６．７を介して
そのまま出力される。

信号線２６上の状態が０”のときには、上位桁アドレス
が信号線２７に出力される。信号線２６上の情報はレジ
スタ群の蛋込み指示信号としても使用され、このとき、
上位桁アドレスがレジスタ＃３のうち、選択信号線２１
上の・情報で指定されるレジスタに格納される。なお後
述するが、このときレジスタ群１ｏｉＣ対しても同様の
操作が行わ汎る。信号線２６上の状態が１０”のときに
は、読出し指示信号線２４および書込み指示信号線２５
に送出されている情報はバッファ６゜７により停止され
る。

上位桁アドレス信号線２２上のアドレスがそれぞれレジ
スタ群３，１０に格納されると、信号線２６上の状態は
′１”となる。以降、上位桁アドレスと上記レジスタ群
の内容とが一致した場合と同様な動作が行われる。

次に、演算処理装置１３と記憶装置１２との中間に位置
するデコーダ８，９、およびレジスタ群１０から反る処
理回路について説明する。

信号線２６上の状態が′１″、すなわちレジスタ群３．
１０の内容が上位桁アドレスと一致した場合には、レジ
スタ群１０のうちのひとつの値がマルチプレクサ１１７
介して信号線３０に出力さｎ１記憶装置１２に対する上
位桁アドレスとして与えられる。このとき、デコーダ９
は選択信号線２１上の信号を復号し、マルチプレクサ１
１の制御信号を出力している。

信号線２６上の状態が０”、すなわちレジスタ群３．１
０の内容が上位桁アドレスと一致していなり場合には、
信号線２７上には上位桁アドレスが出力されており、退
据信号線２１上にはレジスタ群１０のうち上位桁アドレ
スを格納すべきレジスタの番号が出力されている。デコ
ーダ８１でより、レジスタ群１０のうちのひとつが指定
され、信号線２６によジ苔込み指示が送出されて、上位
桁アドレスがレジスタ群１０に格納される。

このとき、レジスタ群３に対しても同様の動作が実行さ
れており、信号線２６上の状態ｉ’１．”１″に変化す
る。

（発明の効果）以上説明したように本発明は、上位桁アドレスに変動が
生じたときに限ってアドレスを２回に分けて出力するこ
とにより、演算処理装置から記憶装置なに出力されるア
ドレス信号線の本数を削減できると云う効果がある。

【図面の簡単な説明】

第１図は、本発明によるアドレス制御方式を実現する一
実施例を示すブロック図である。１．１３・・・演算処理装置２．８．９・・・デコーダ３．１０・・・レジスタ群　　４・・・比較器５．１１
・・・マルチプレクサ６．７・・・バッファ　　　１２・・・記憶装置２１〜
３０・・・信号線

Claims

【特許請求の範囲】

演算処理装置と記憶装置とを具備して構成した電子計算
機のアドレス制御方式であつて、前記演算処理装置から
前記記憶装置に与えるべき特定アドレス部分を記憶する
ためのレジスタ群と、前記特定アドレス部分がすでに前
記レジスタ群に格納されている第１の場合には、前記格
納されている旨を前記演算処理装置から入力して前記レ
ジスタ群の内容を前記特定アドレス部分として使用し、
前記特定アドレス部分が前記レジスタ群に格納されてい
ない第２の場合には、前記特定アドレス部分とロード指
示信号とを前記演算処理装置から出力して前記第１の場
合と同様な動作を行わせるための比較制御手段とを具備
して構成したことを特徴とするアドレス制御方式。