JPH01205324A - 先入れ先出し記憶装置 - Google Patents
先入れ先出し記憶装置Info
- Publication number
- JPH01205324A JPH01205324A JP63031238A JP3123888A JPH01205324A JP H01205324 A JPH01205324 A JP H01205324A JP 63031238 A JP63031238 A JP 63031238A JP 3123888 A JP3123888 A JP 3123888A JP H01205324 A JPH01205324 A JP H01205324A
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- JP
- Japan
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000000354 decomposition reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は一時的にデータを蓄えるための記憶装置の構成
、特に書きこ１れた順に読出しが行われるＦ Ｉ Ｆ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ）メモリ
に関するものである。
、特に書きこ１れた順に読出しが行われるＦ Ｉ Ｆ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ）メモリ
に関するものである。
従来の技術
ＦＩＦＯメモリとは、外部信号列が入力された順に一時
的に保存され、出力が入力された順になされるメモリで
あり、動作速度の異なるブロック間でデータを一時的に
蓄えておくデータ・・くッファとして使用される。この
ＦＩＦＯメモリを扱うデータの幅が異なるブロック間で
のデータ・バッファとして使用する場合、−例として第
２図のような構成を挙げることができる。第２図におい
てＣＰＵ２１は１６ピツト・データを扱うことができ、
ＣＰＵ２２は８ビツト・データしか扱うことができない
。このとき、ＣＰＵ２１からＣＰＵ２２へ１６ピツト・
データを転送する場合、以下のような手順を踏む。まず
、ＣＰＵ２１はＦＩＦＯ２３に１６ビノト・データを書
きこむ。ＣＰＵ２２は、−度に１６ビツト・データを読
みだすことができないので、−旦外部レジスタ２４．２
５にデータを８ビツトづつとりこみ、外部レジスタ２４
．２５を切シ換えることによってＣＰＵ２２は全データ
を取り込む。以上のような手順によＩ）１６ビツト・デ
ータを８ビツト・データに分割することによってデータ
転送を行なうことができる。
的に保存され、出力が入力された順になされるメモリで
あり、動作速度の異なるブロック間でデータを一時的に
蓄えておくデータ・・くッファとして使用される。この
ＦＩＦＯメモリを扱うデータの幅が異なるブロック間で
のデータ・バッファとして使用する場合、−例として第
２図のような構成を挙げることができる。第２図におい
てＣＰＵ２１は１６ピツト・データを扱うことができ、
ＣＰＵ２２は８ビツト・データしか扱うことができない
。このとき、ＣＰＵ２１からＣＰＵ２２へ１６ピツト・
データを転送する場合、以下のような手順を踏む。まず
、ＣＰＵ２１はＦＩＦＯ２３に１６ビノト・データを書
きこむ。ＣＰＵ２２は、−度に１６ビツト・データを読
みだすことができないので、−旦外部レジスタ２４．２
５にデータを８ビツトづつとりこみ、外部レジスタ２４
．２５を切シ換えることによってＣＰＵ２２は全データ
を取り込む。以上のような手順によＩ）１６ビツト・デ
ータを８ビツト・データに分割することによってデータ
転送を行なうことができる。
他に、扱えるデータの幅が同じブロック間のデータ転送
の場合でも上位と下位の語の扱う順序が異なえば、第３
図のようにバスの配線を組み替えなければならない。
の場合でも上位と下位の語の扱う順序が異なえば、第３
図のようにバスの配線を組み替えなければならない。
発明が解決しようとする課題
しかしながら、上記のような構成では外部レジスタを必
要とするために回路構成が犬きくなり、同時にその制御
が複雑化するという欠点がある。
要とするために回路構成が犬きくなり、同時にその制御
が複雑化するという欠点がある。
また、バスを〜・−ドウエア的に組み替えてしまった場
合、入力データと出力データの幅が動的に変わる場合は
対応しきれない。
合、入力データと出力データの幅が動的に変わる場合は
対応しきれない。
本発明は、かかる点に鑑み、一つのＦＩＦＯメモリで扱
えるデータの幅を動的に変えることができるようなＦＸ
ＦＯメモリを提供することを目的とする。
えるデータの幅を動的に変えることができるようなＦＸ
ＦＯメモリを提供することを目的とする。
課題を解決するための手段
本発明は、１語が任意のビット幅の構成の記憶手段と、
この記憶手段の操作制御装置と、前記ビット幅の任意の
整数倍の幅の入力データを外部から受け取り前記ビット
幅単位に分割して前記記憶手段に送る入力データ・レジ
スタと、前記記憶手段から前記ビット幅単位でデータを
受け取り前記ビット幅の任意の整数倍の幅のデータを出
力する出力データ・レジスタと、入力データの幅を表わ
す信号と前記ビット幅単位に分解された入力データを前
記記憶手段に記憶させる順序を表わす信号に従って自身
の動作モードを決定し、前記入力データ・レジスタから
前記記憶手段へのデータの流れを制御する入力データ制
御装置と、出力データの幅を表わす信号と前記記憶手段
から出力された前記ピント幅のデータを前記出力データ
・レジスタに設定する順序を表わす信号に従って自身の
動作モードを決定し、前記記憶手段から前記出力データ
・レジスタへのデータの流れを制御する出力データ制御
装置を備え、前記操作制御装置は外部からの書き込み要
求信号と前記入力データの幅を表わす信号に応じて前記
記憶装置に記憶するアドレスを１つ以上発生させる装置
と、外部からの読出し要求信号と前記出力データの幅を
表わす信号に応じて前記記憶装置からデータを読みだす
アドレスを１つ以上発生させる装置を備えたことを特徴
とする先入れ先出し記憶装置である。
この記憶手段の操作制御装置と、前記ビット幅の任意の
整数倍の幅の入力データを外部から受け取り前記ビット
幅単位に分割して前記記憶手段に送る入力データ・レジ
スタと、前記記憶手段から前記ビット幅単位でデータを
受け取り前記ビット幅の任意の整数倍の幅のデータを出
力する出力データ・レジスタと、入力データの幅を表わ
す信号と前記ビット幅単位に分解された入力データを前
記記憶手段に記憶させる順序を表わす信号に従って自身
の動作モードを決定し、前記入力データ・レジスタから
前記記憶手段へのデータの流れを制御する入力データ制
御装置と、出力データの幅を表わす信号と前記記憶手段
から出力された前記ピント幅のデータを前記出力データ
・レジスタに設定する順序を表わす信号に従って自身の
動作モードを決定し、前記記憶手段から前記出力データ
・レジスタへのデータの流れを制御する出力データ制御
装置を備え、前記操作制御装置は外部からの書き込み要
求信号と前記入力データの幅を表わす信号に応じて前記
記憶装置に記憶するアドレスを１つ以上発生させる装置
と、外部からの読出し要求信号と前記出力データの幅を
表わす信号に応じて前記記憶装置からデータを読みだす
アドレスを１つ以上発生させる装置を備えたことを特徴
とする先入れ先出し記憶装置である。
作用
本発明は、前記した構成により、外部からの信号によっ
て前記入力データ・レジスタから前記記憶手段へのデー
タの流れを制御し、−旦入力データを前記ビット幅を１
語とするいくつかの語に分解して記憶し、出力の際は同
様に外部からの信号によって前記記憶手段から前記出力
データ・レジスタへのデータの流れを制御し、任意の幅
で任意の構成順序による出力データを構成することがで
き、とり扱うデータの幅が違うブロック間のデータ転送
を円滑に行うことができる。
て前記入力データ・レジスタから前記記憶手段へのデー
タの流れを制御し、−旦入力データを前記ビット幅を１
語とするいくつかの語に分解して記憶し、出力の際は同
様に外部からの信号によって前記記憶手段から前記出力
データ・レジスタへのデータの流れを制御し、任意の幅
で任意の構成順序による出力データを構成することがで
き、とり扱うデータの幅が違うブロック間のデータ転送
を円滑に行うことができる。
実施例
第１図は本発明のＦＩＦＯメモリの一実施例を示すブロ
ック図である。記憶手段の一例としてのＲＡ Ｍ （Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） ９は８ビ
ツト構成のものであり、入力データ・レジスタ１がら送
られてくるデータを８ビット単位で記憶する。
ック図である。記憶手段の一例としてのＲＡ Ｍ （Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） ９は８ビ
ツト構成のものであり、入力データ・レジスタ１がら送
られてくるデータを８ビット単位で記憶する。
（以下１語＝８ビットとする）入力データ・レジスタ１
は、１〜４語までのデータを受けつける事ができる。入
力データ制御回路２は、入方データの語長を表わす入力
データサイズ信号（信号名１ｓｉｚｅ０，１）と語単位
に分けられた入力データを記憶する順序を表わす信号（
信号名１ｏｒｄθｒ）によってその動作モードを決定し
、入力データ・レジスタ１からＲＡＭ９へのデータの流
れを制御する。
は、１〜４語までのデータを受けつける事ができる。入
力データ制御回路２は、入方データの語長を表わす入力
データサイズ信号（信号名１ｓｉｚｅ０，１）と語単位
に分けられた入力データを記憶する順序を表わす信号（
信号名１ｏｒｄθｒ）によってその動作モードを決定し
、入力データ・レジスタ１からＲＡＭ９へのデータの流
れを制御する。
出力データ制御回路７は、出力データの語長を表わす信
号（信号名ｏｓｉｚｅ０．１）とＲＡＭ９から１語単位
で読みだしたデータを出力データ・レジスタ７に設定す
る順序を表わす信号（信号名ｏｏｒｄａｒ ）によって
その動作モードを決定し、ＲＡＭ９からの出力データの
流れを制御し、１〜４語の任意の大きさのデータを作る
。
号（信号名ｏｓｉｚｅ０．１）とＲＡＭ９から１語単位
で読みだしたデータを出力データ・レジスタ７に設定す
る順序を表わす信号（信号名ｏｏｒｄａｒ ）によって
その動作モードを決定し、ＲＡＭ９からの出力データの
流れを制御し、１〜４語の任意の大きさのデータを作る
。
ここで従来のＦＩＦＯメモリと異なる点は、入力された
データをそのまま記憶するのではなく、−旦語単位に分
解してから記憶し、出力の際に再構成しなおして出力す
るという点である。読出しポインタ生成回路５は、出力
データサイズ信号と読出し要求信号に応じてデータを読
みだすためのアドレスを生成し、読出しポインタ３に設
定する。
データをそのまま記憶するのではなく、−旦語単位に分
解してから記憶し、出力の際に再構成しなおして出力す
るという点である。読出しポインタ生成回路５は、出力
データサイズ信号と読出し要求信号に応じてデータを読
みだすためのアドレスを生成し、読出しポインタ３に設
定する。
書き込みポインタ生成回路６は、入力データサイズ信号
と書き込み要求信号に応じてデータを書き込むためのア
ドレスを生成し書き込みポインタ４に設定する。
と書き込み要求信号に応じてデータを書き込むためのア
ドレスを生成し書き込みポインタ４に設定する。
また、第１表、第２表は、それぞれ入力データ制御回路
と出力データ制御回路の動作モードを示す表である。
と出力データ制御回路の動作モードを示す表である。
第１表
第２表
例として、３２ビツト・データを上位の語からＲＡＭ９
に記憶し、ＲＡＭ９から１語づつ出力されたデータを出
力データ・レジスタ８の下位から２語づつ設定し、１６
ピノト・データとして出力する場合をとりあげて説明す
る。
に記憶し、ＲＡＭ９から１語づつ出力されたデータを出
力データ・レジスタ８の下位から２語づつ設定し、１６
ピノト・データとして出力する場合をとりあげて説明す
る。
まず、入力された３２ビツト・データは入力データ・レ
ジスタ１にとりこまれる。このとき、入力データ制御回
路２には３２ビツト・データを上位の語からＲＡＭ９に
記憶させたいので、第１表より１ｏｒｄｅｒ、 １ｓｉ
ｚｅ ｏ 、 １はそれぞれ）［、Ｈ，Ｈを入力する。
ジスタ１にとりこまれる。このとき、入力データ制御回
路２には３２ビツト・データを上位の語からＲＡＭ９に
記憶させたいので、第１表より１ｏｒｄｅｒ、 １ｓｉ
ｚｅ ｏ 、 １はそれぞれ）［、Ｈ，Ｈを入力する。
この結果、ＲＡＭ９には、上位の語から１語づつ４語記
憶され、読出しポインタ３は最上位の語が記憶されてい
るアドレスを指す。
憶され、読出しポインタ３は最上位の語が記憶されてい
るアドレスを指す。
次に、読出し要求信号がめった場合、読出しポインタ３
の指す位置から連続した２語がＲＡＭ９から読みだされ
、出力データ制御回路７に送られる。出力データ制御回
路Ｔは、出力データ・レジスタ８の下位から１語づつデ
ータを設定し、１６ビノト・データとして出力したいの
で、第２表よりＯＯｒ ｄｅｒ ｌ ０８ＩＺ１５０
＋ １はそれぞれり、Ｈ，Ｌを入力し、１６ビツト・デ
ータ降順のモードにする。
の指す位置から連続した２語がＲＡＭ９から読みだされ
、出力データ制御回路７に送られる。出力データ制御回
路Ｔは、出力データ・レジスタ８の下位から１語づつデ
ータを設定し、１６ビノト・データとして出力したいの
で、第２表よりＯＯｒ ｄｅｒ ｌ ０８ＩＺ１５０
＋ １はそれぞれり、Ｈ，Ｌを入力し、１６ビツト・デ
ータ降順のモードにする。
これによって、最上位の語が最初の１６ビツト・データ
の下位に、２番目の語が上位にそれぞれ設定され、１６
ビツト・データとして出力される。
の下位に、２番目の語が上位にそれぞれ設定され、１６
ビツト・データとして出力される。
本発明の本質は、入力データの分解、再構成の過程を外
部信号によって制御することによって扱う語の幅が違う
ブロック間のデータ転送を１つのＦＩＦＯメモリで円滑
に行なうことができることにある。
部信号によって制御することによって扱う語の幅が違う
ブロック間のデータ転送を１つのＦＩＦＯメモリで円滑
に行なうことができることにある。
発明の詳細
な説明したように本発明によるＦＩＦＯメモリを扱うデ
ータの語の幅が違うブロック間のデータ・バッファとし
て用いれば、従来のＦＸＦＯメモリを用いる場合に比べ
、より小規模のシステム構成とすることができ、また、
外部信号によって入出力データの幅と構成順序を動的に
変えることができ、本発明によるＦＩＦＯメモリは実用
上極めて有益である。
ータの語の幅が違うブロック間のデータ・バッファとし
て用いれば、従来のＦＸＦＯメモリを用いる場合に比べ
、より小規模のシステム構成とすることができ、また、
外部信号によって入出力データの幅と構成順序を動的に
変えることができ、本発明によるＦＩＦＯメモリは実用
上極めて有益である。
第１図は１本発明の一実施例におけるＰＩＦ○メモリの
ブロック図、第２図、第３図は従来のＦＩＦＯメモリを
２つのブロック間のデータ・バッファとして用いた場合
の構成図である。 １・・・・・・入力データ・レジスタ、２・・・・・・
入力データ制御回路、３・・・・・・読出しポインタ、
４・・・・・・書き込みポインタ、５・・・・・・読出
しポインタ生成回路。 ６・・・・・・書き込みポインタ生成回路、７・・・・
・・出力データ制御回路、８・・・・・・出力データ・
レジスタ、９・・・・・・ＲＡＭ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
ブロック図、第２図、第３図は従来のＦＩＦＯメモリを
２つのブロック間のデータ・バッファとして用いた場合
の構成図である。 １・・・・・・入力データ・レジスタ、２・・・・・・
入力データ制御回路、３・・・・・・読出しポインタ、
４・・・・・・書き込みポインタ、５・・・・・・読出
しポインタ生成回路。 ６・・・・・・書き込みポインタ生成回路、７・・・・
・・出力データ制御回路、８・・・・・・出力データ・
レジスタ、９・・・・・・ＲＡＭ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- １語が任意のビット幅の構成の記憶手段と、この記憶手
段の操作制御装置と、前記ビット幅の任意の整数倍の幅
の入力データを外部から受け取り前記ビット幅単位に分
割して前記記憶手段に送る入力データ・レジスタと、前
記記憶手段から前記ビット幅単位でデータを受け取り前
記ビット幅の任意の整数倍の幅のデータを出力する出力
データ・レジスタと、入力データの幅を表わす信号と前
記ビット幅単位に分解された入力データを前記記憶手段
に記憶させる順序を表わす信号に従って自身の動作モー
ドを決定し、前記入力データ・レジスタから前記記憶手
段へのデータの流れを制御する入力データ制御装置と、
出力データの幅を表わす信号と前記記憶手段から出力さ
れた前記ビット幅のデータを前記出力データ・レジスタ
に設定する順序を表わす信号に従って自身の動作モード
を決定し、前記記憶手段から前記出力データ・レジスタ
へのデータの流れを制御する出力データ制御装置を備え
、前記操作制御装置は外部からの書き込み要求信号と前
記入力データの幅を表わす信号に応じて前記記憶装置に
記憶するアドレスを１つ以上発生させる装置と、外部か
らの読出し要求信号と前記出力データの幅を表わす信号
に応じて前記記憶装置からデータを読みだすアドレスを
１つ以上発生させる装置を備えたことを特徴とする先入
れ先出し記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031238A JPH01205324A (ja) | 1988-02-12 | 1988-02-12 | 先入れ先出し記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031238A JPH01205324A (ja) | 1988-02-12 | 1988-02-12 | 先入れ先出し記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205324A true JPH01205324A (ja) | 1989-08-17 |
Family
ID=12325817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031238A Pending JPH01205324A (ja) | 1988-02-12 | 1988-02-12 | 先入れ先出し記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122964A (ja) * | 2007-11-15 | 2009-06-04 | Nippon Telegr & Teleph Corp <Ntt> | データ処理装置 |
-
1988
- 1988-02-12 JP JP63031238A patent/JPH01205324A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122964A (ja) * | 2007-11-15 | 2009-06-04 | Nippon Telegr & Teleph Corp <Ntt> | データ処理装置 |
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