JPH0696010A - オーディオインターフェイス回路 - Google Patents
オーディオインターフェイス回路Info
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- JPH0696010A JPH0696010A JP24752192A JP24752192A JPH0696010A JP H0696010 A JPH0696010 A JP H0696010A JP 24752192 A JP24752192 A JP 24752192A JP 24752192 A JP24752192 A JP 24752192A JP H0696010 A JPH0696010 A JP H0696010A
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- JP
- Japan
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- audio
- data
- bus
- audio interface
- disk device
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Abstract
(57)【要約】
【目的】 オーディオインターフェイスを内蔵するコン
ピュータにおいて、オーディオ信号処理を行う場合、入
力された原信号をディスク装置に格納しながら、原信号
に信号処理を施して、オーディオインターフェイスのデ
バイスに出力し、ディスク装置に格納するような場合に
おいても、オーディオデータのオーバーラン、アンダー
ランが起こらないようにすること。 【構成】 オーディオ入力ポート１７から入力された原
信号Ａ／Ｄ１９でデジタルのオーディオデータに変換
し、マルチポートバッファ１３を介してオーディオ用デ
ィスク装置１５に格納しながら、同時にＤＳＰ１１に転
送しオーディオ信号処理を行う。処理されたオーディオ
データは、オーディオ用ディスク装置１５に格納しなが
ら、同時にマルチポートバッファ１３を介してＤ／Ａ２
３でアナログ音声信号に変換され、オーディオ出力ポー
ト２１に出力される。
ピュータにおいて、オーディオ信号処理を行う場合、入
力された原信号をディスク装置に格納しながら、原信号
に信号処理を施して、オーディオインターフェイスのデ
バイスに出力し、ディスク装置に格納するような場合に
おいても、オーディオデータのオーバーラン、アンダー
ランが起こらないようにすること。 【構成】 オーディオ入力ポート１７から入力された原
信号Ａ／Ｄ１９でデジタルのオーディオデータに変換
し、マルチポートバッファ１３を介してオーディオ用デ
ィスク装置１５に格納しながら、同時にＤＳＰ１１に転
送しオーディオ信号処理を行う。処理されたオーディオ
データは、オーディオ用ディスク装置１５に格納しなが
ら、同時にマルチポートバッファ１３を介してＤ／Ａ２
３でアナログ音声信号に変換され、オーディオ出力ポー
ト２１に出力される。
Description
【０００１】
【産業上の利用分野】本発明は、オーディオインターフ
ェイス回路に係り、特にオーディオデータのオーバーラ
ン，アンダーランが起こらないようにしたオーディオイ
ンターフェイス回路に関する。
ェイス回路に係り、特にオーディオデータのオーバーラ
ン，アンダーランが起こらないようにしたオーディオイ
ンターフェイス回路に関する。
【０００２】
【従来の技術】従来、ワークステーション，パーソナル
コンピュータ等（以下、コンピュータと記す）では、オ
ーディオインターフェースのデバイス（例えば、オーデ
ィオ用ディスク装置）を、ファイルシステム用のディス
ク装置，ネットワーク，シリアル転送装置等のデバイス
と同様にメインバス上に接続していた。
コンピュータ等（以下、コンピュータと記す）では、オ
ーディオインターフェースのデバイス（例えば、オーデ
ィオ用ディスク装置）を、ファイルシステム用のディス
ク装置，ネットワーク，シリアル転送装置等のデバイス
と同様にメインバス上に接続していた。
【０００３】この場合、音声信号のデータはリアルタイ
ムで、切れ目なく転送する必要があるため、オーディオ
インターフェースのデバイスとメインバスとの間にＦＩ
ＦＯ（First In First Out）メモリ等のバッファを挿入
して、転送速度の差を吸収するようにしていた。
ムで、切れ目なく転送する必要があるため、オーディオ
インターフェースのデバイスとメインバスとの間にＦＩ
ＦＯ（First In First Out）メモリ等のバッファを挿入
して、転送速度の差を吸収するようにしていた。
【０００４】また、オーディオデータを通常のファイル
システム用のディスク装置に格納させると、ディスクブ
ロックの割当方法によってはディスク装置のヘッドの移
動が多発し、転送速度に制限が生ずることがある。その
ため、前記ファイルシステム用のディスク装置とは別
に、オーディオデータ用のディスク装置を設けることが
あった。
システム用のディスク装置に格納させると、ディスクブ
ロックの割当方法によってはディスク装置のヘッドの移
動が多発し、転送速度に制限が生ずることがある。その
ため、前記ファイルシステム用のディスク装置とは別
に、オーディオデータ用のディスク装置を設けることが
あった。
【０００５】ここに、オーディオデータ処理を行う場
合、入力された原信号をディスク装置に格納しながら、
原信号に信号処理を施してオーディオインターフェース
のデバイスに出力したり、ディスク装置に格納すること
が必要になることがある。
合、入力された原信号をディスク装置に格納しながら、
原信号に信号処理を施してオーディオインターフェース
のデバイスに出力したり、ディスク装置に格納すること
が必要になることがある。
【０００６】
【発明が解決しようとする課題】しかしながら、従来
は、バッファの接続先を効率的に切り換えることができ
ないため、オーディオデータのオーバーランおよびアン
ダーランが起きやすいという問題点があった。
は、バッファの接続先を効率的に切り換えることができ
ないため、オーディオデータのオーバーランおよびアン
ダーランが起きやすいという問題点があった。
【０００７】本発明は、上述した問題点を解決するため
になされたものであり、オーディオデータのオーバーラ
ン，アンダーランが起こらないようにしたオーディオイ
ンターフェイス回路を提供することを目的とする。
になされたものであり、オーディオデータのオーバーラ
ン，アンダーランが起こらないようにしたオーディオイ
ンターフェイス回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明は、ＣＰＵ等が接続されたメインバスに、オー
ディオ用ディスク装置等のデバイスを接続するオーディ
オインターフェイス回路において、オーディオデータを
扱うためのオーディオインターフェースと、前記メイン
バスおよびオーディオデータを一時的に格納するストレ
ージバスとの間に挿入されたマルチポートバッファを備
え、前記オーディオインターフェイスとメインバスの間
のデータ転送と、前記オーディオインターフェイスとス
トレージバスとの間におけるデータ転送とを非同期で行
うように構成した。
に本発明は、ＣＰＵ等が接続されたメインバスに、オー
ディオ用ディスク装置等のデバイスを接続するオーディ
オインターフェイス回路において、オーディオデータを
扱うためのオーディオインターフェースと、前記メイン
バスおよびオーディオデータを一時的に格納するストレ
ージバスとの間に挿入されたマルチポートバッファを備
え、前記オーディオインターフェイスとメインバスの間
のデータ転送と、前記オーディオインターフェイスとス
トレージバスとの間におけるデータ転送とを非同期で行
うように構成した。
【０００９】
【作用】オーディオインターフェースは、オーディオデ
ータの入出力を行い、マルチポートバッファは、オーデ
ィオインターフェースとメインバスの間、またはオーデ
ィオインターフェイスとストレージバスの間のオーディ
オデータの転送を非同期で行う。従って、オーディオイ
ンターフェースとメインバスの間、またはオーディオイ
ンターフェイスとストレージバスの間のデータ転送がス
ムーズに行われるので、オーディオデータのオーバーラ
ンまたはアンダーランが発生し難い。
ータの入出力を行い、マルチポートバッファは、オーデ
ィオインターフェースとメインバスの間、またはオーデ
ィオインターフェイスとストレージバスの間のオーディ
オデータの転送を非同期で行う。従って、オーディオイ
ンターフェースとメインバスの間、またはオーディオイ
ンターフェイスとストレージバスの間のデータ転送がス
ムーズに行われるので、オーディオデータのオーバーラ
ンまたはアンダーランが発生し難い。
【００１０】
【実施例】（１）本発明の原理説明 先ず、実施例の説明に先立ち、本発明の原理を説明す
る。
る。
【００１１】図１に示すように、本発明のオーディオイ
ンターフェイス回路Ｉは、オーディオデータ入出力装置
２０１がオーディオインターフェイス２０２とバス２０
３とを介してマルチポートバッファ２０４に接続されて
いる。マルチポートバッファ２０４は、ストレージバス
２０５を介してオーディオ用装置２０６に接続され、ま
たマルチポートバッファ２０４は、メインバス２０７を
介してＣＰＵ等２０８に接続されている。ここに、スト
レージバスとは、オーディオデータを一時的に格納する
バスをいう。
ンターフェイス回路Ｉは、オーディオデータ入出力装置
２０１がオーディオインターフェイス２０２とバス２０
３とを介してマルチポートバッファ２０４に接続されて
いる。マルチポートバッファ２０４は、ストレージバス
２０５を介してオーディオ用装置２０６に接続され、ま
たマルチポートバッファ２０４は、メインバス２０７を
介してＣＰＵ等２０８に接続されている。ここに、スト
レージバスとは、オーディオデータを一時的に格納する
バスをいう。
【００１２】かかる構成のオーディオインターフェイス
回路Ｉにおいて、例えばオーディオデータ入出力装置２
０１から発せられたオーディオデータはオーディオイン
ターフェイス２０２を介してマルチポートバッファ２０
４に入力する。この入力信号は、マルチポートバッファ
２０４に次々と書き込まれる。ストレージバス２０５
は、第１ポインタ２０４ａからマルチポートバッファ２
０４のアドレスを参照して必要とするデータをアクセス
し、メインバス２０７は第２ポインタ２０４ｂからマル
チポートバッファ２０４のアドレスを参照して必要とす
るデータをアクセスする。
回路Ｉにおいて、例えばオーディオデータ入出力装置２
０１から発せられたオーディオデータはオーディオイン
ターフェイス２０２を介してマルチポートバッファ２０
４に入力する。この入力信号は、マルチポートバッファ
２０４に次々と書き込まれる。ストレージバス２０５
は、第１ポインタ２０４ａからマルチポートバッファ２
０４のアドレスを参照して必要とするデータをアクセス
し、メインバス２０７は第２ポインタ２０４ｂからマル
チポートバッファ２０４のアドレスを参照して必要とす
るデータをアクセスする。
【００１３】このように制御すると、メインバスにおけ
るオーディオデータの加工と、ストレージバスにおける
オーディオデータの保存とを非同期で行うことができ、
オーディオデータの転送がスムーズに行われるので、オ
ーディオデータのオーバーラン，アンダーランが発生し
難くなる。（２）実施例 次に、本発明を具体化した実施例を図面を参照して説明
する。
るオーディオデータの加工と、ストレージバスにおける
オーディオデータの保存とを非同期で行うことができ、
オーディオデータの転送がスムーズに行われるので、オ
ーディオデータのオーバーラン，アンダーランが発生し
難くなる。（２）実施例 次に、本発明を具体化した実施例を図面を参照して説明
する。
【００１４】図２に、本発明のオーディオインターフェ
イス回路を適用した一実施例として、ワークステーショ
ンのブロック図を示す。図２に示すように、オーディオ
インターフェイス回路Ｉ1 は、オーディオ入力ポート１
７と、アナログ／デジタル変換器（Ａ／Ｄ）１９と、オ
ーディオ出力ポート２１と、デジタル／アナログ変換器
（Ｄ／Ａ）２３と、マルチポートバッファ１３とから構
成されている。このマルチポートバッファ１３にはスト
レージバスＳＢを介してオーディオ用ディスク装置１５
が接続されており、このオーディオ用ディスク装置１５
にはオーディオデータを格納する。オーディオ入力ポー
ト１７から入力された音声信号は、Ａ／Ｄ１９によりデ
ジタル信号に変換される。また、Ｄ／Ａ２３はデジタル
信号をアナログ信号に変換し、オーディオ出力ポート２
１から出力する。マルチポートバッファ１３は、Ａ／Ｄ
１９，Ｄ／Ａ２３，メインバスＭＢ，ストレージバスＳ
Ｂとそれぞれ接続されており、転送の際のバッファとし
て作用する。
イス回路を適用した一実施例として、ワークステーショ
ンのブロック図を示す。図２に示すように、オーディオ
インターフェイス回路Ｉ1 は、オーディオ入力ポート１
７と、アナログ／デジタル変換器（Ａ／Ｄ）１９と、オ
ーディオ出力ポート２１と、デジタル／アナログ変換器
（Ｄ／Ａ）２３と、マルチポートバッファ１３とから構
成されている。このマルチポートバッファ１３にはスト
レージバスＳＢを介してオーディオ用ディスク装置１５
が接続されており、このオーディオ用ディスク装置１５
にはオーディオデータを格納する。オーディオ入力ポー
ト１７から入力された音声信号は、Ａ／Ｄ１９によりデ
ジタル信号に変換される。また、Ｄ／Ａ２３はデジタル
信号をアナログ信号に変換し、オーディオ出力ポート２
１から出力する。マルチポートバッファ１３は、Ａ／Ｄ
１９，Ｄ／Ａ２３，メインバスＭＢ，ストレージバスＳ
Ｂとそれぞれ接続されており、転送の際のバッファとし
て作用する。
【００１５】ＣＰＵ１とＦＰＵ（浮動小数点演算ユニッ
ト）３とキャッシュメモリ５とは高速で動作し、キャッ
シュメモリ５に格納された命令とデータに基づいてＣＰ
Ｕ１とＦＰＵ３はプログラムを実行する。前記命令とデ
ータが、キャッシュメモリ５に格納されていない場合に
は、バスコントローラ７とＤＲＡＭコントローラ２９を
介してＤＲＡＭ３１からアクセスする。
ト）３とキャッシュメモリ５とは高速で動作し、キャッ
シュメモリ５に格納された命令とデータに基づいてＣＰ
Ｕ１とＦＰＵ３はプログラムを実行する。前記命令とデ
ータが、キャッシュメモリ５に格納されていない場合に
は、バスコントローラ７とＤＲＡＭコントローラ２９を
介してＤＲＡＭ３１からアクセスする。
【００１６】メインバスＭＢ上には、キャッシュメモリ
５に比べて低速な次に説明するメモリ、Ｉ／Ｏ等が接続
されている。即ち、ＲＯＭ９には主としてブートプログ
ラムが格納されている。通常のファイルシステム用のデ
ィスク装置，ネットワークなどのブロック転送を行う性
質のブロックデバイス３５は、ＤＭＡコントローラ３３
を介してメインバスＭＢに接続されている。シリアル転
送装置、キーボード等のバイト単位の転送を行う性質の
キャラクタデバイス３９は、シリアルコントローラ３７
を介してメインバスＭＢに接続されている。ディスプレ
イ４３は、ディスプレイコントローラ４１を介してメイ
ンバスＭＢに接続されている。
５に比べて低速な次に説明するメモリ、Ｉ／Ｏ等が接続
されている。即ち、ＲＯＭ９には主としてブートプログ
ラムが格納されている。通常のファイルシステム用のデ
ィスク装置，ネットワークなどのブロック転送を行う性
質のブロックデバイス３５は、ＤＭＡコントローラ３３
を介してメインバスＭＢに接続されている。シリアル転
送装置、キーボード等のバイト単位の転送を行う性質の
キャラクタデバイス３９は、シリアルコントローラ３７
を介してメインバスＭＢに接続されている。ディスプレ
イ４３は、ディスプレイコントローラ４１を介してメイ
ンバスＭＢに接続されている。
【００１７】ＤＳＰ（デジタルシグナルプロセッサ）１
１はメインバスＭＢに接続され、オーディオデータ処理
を行う。このような構成のワークステーションにおい
て、オーディオインターフェイス回路Ｉ1 は、メインバ
スＭＢにおけるオーディオデータの加工と、ストレージ
バスＳＢにおけるオーディオデータの保存とを非同期で
行う。
１はメインバスＭＢに接続され、オーディオデータ処理
を行う。このような構成のワークステーションにおい
て、オーディオインターフェイス回路Ｉ1 は、メインバ
スＭＢにおけるオーディオデータの加工と、ストレージ
バスＳＢにおけるオーディオデータの保存とを非同期で
行う。
【００１８】次に前記マルチポートバッファ１３の具体
的構成を図３に示し、その動作をＡ／Ｄ変換側とＤ／Ａ
変換側に分けて説明する。Ａ／Ｄ変換側の動作 Ａ／Ｄ１９（図２参照）からの原信号データ（Ａ／Ｄデ
ータ）は、同期クロックによりシリアル転送される。シ
リアル転送された原信号データは、シリアルパラレル変
換器５１により、バイト単位のパラレルデータに変換さ
れる。原信号データの１サンプル分のパラレル化が完了
すると、ＦＩＦＯコントローラ５７は、ＲＡＭ５３のデ
ータのメインバスＭＢ及びストレージバスＳＢへの転送
から、変換されたパラレルデータのＲＡＭ５３への転送
に切り替える。
的構成を図３に示し、その動作をＡ／Ｄ変換側とＤ／Ａ
変換側に分けて説明する。Ａ／Ｄ変換側の動作 Ａ／Ｄ１９（図２参照）からの原信号データ（Ａ／Ｄデ
ータ）は、同期クロックによりシリアル転送される。シ
リアル転送された原信号データは、シリアルパラレル変
換器５１により、バイト単位のパラレルデータに変換さ
れる。原信号データの１サンプル分のパラレル化が完了
すると、ＦＩＦＯコントローラ５７は、ＲＡＭ５３のデ
ータのメインバスＭＢ及びストレージバスＳＢへの転送
から、変換されたパラレルデータのＲＡＭ５３への転送
に切り替える。
【００１９】ＦＩＦＯコントローラ５７は、ＦＩＦＯ
（ＲＡＭ５３とＦＩＦＯコントローラ５７を含めた概
念）が満杯になっていないことを確認し、Ａ／Ｄライト
ポインタをインクリメントし、セレクタ５５を介してＲ
ＡＭ５３のアドレスとしてＡ／Ｄライトポインタを出力
し、ＲＡＭ５３に原信号データを格納する。
（ＲＡＭ５３とＦＩＦＯコントローラ５７を含めた概
念）が満杯になっていないことを確認し、Ａ／Ｄライト
ポインタをインクリメントし、セレクタ５５を介してＲ
ＡＭ５３のアドレスとしてＡ／Ｄライトポインタを出力
し、ＲＡＭ５３に原信号データを格納する。
【００２０】ＲＡＭ５３へのデータの格納が完了する
と、ＦＩＦＯコントローラ５７は、変換されたパラレル
データのＲＡＭ５３への転送から、ＲＡＭ５３のデータ
のメインバスＭＢ及びストレージバスＳＢへの転送に切
り替える。メインバスＭＢとストレージバスＳＢとの間
では、例えばメインバスＭＢの方に優先順位がつけら
れ、メインバスＭＢの方に調停された場合、メインバス
ＭＢからのＤＭＡ要求に応じて、ＦＩＦＯコントローラ
５７は前記ＦＩＦＯが空でないことを確認し、ＤＭＡ制
御回路５９からのタイミングでメインリードポインタを
インクリメントし、セレクタ５５を介してＲＡＭ５３の
アドレスとしてメインリードポインタを出力し、ＲＡＭ
５３から原信号データを出力する。バスバッファ６１は
ＤＭＡ制御回路５９によって出力の方に設定され、メイ
ンバスＭＢに原信号データを出力する。
と、ＦＩＦＯコントローラ５７は、変換されたパラレル
データのＲＡＭ５３への転送から、ＲＡＭ５３のデータ
のメインバスＭＢ及びストレージバスＳＢへの転送に切
り替える。メインバスＭＢとストレージバスＳＢとの間
では、例えばメインバスＭＢの方に優先順位がつけら
れ、メインバスＭＢの方に調停された場合、メインバス
ＭＢからのＤＭＡ要求に応じて、ＦＩＦＯコントローラ
５７は前記ＦＩＦＯが空でないことを確認し、ＤＭＡ制
御回路５９からのタイミングでメインリードポインタを
インクリメントし、セレクタ５５を介してＲＡＭ５３の
アドレスとしてメインリードポインタを出力し、ＲＡＭ
５３から原信号データを出力する。バスバッファ６１は
ＤＭＡ制御回路５９によって出力の方に設定され、メイ
ンバスＭＢに原信号データを出力する。
【００２１】一方、ストレージバスＳＢの方に調停され
た場合、ストレージバスＳＢからのＤＭＡ要求に応じ
て、ＦＩＦＯコントローラ５７は前記ＦＩＦＯが空でな
いことを確認し、ＤＭＡ制御回路１０９からのタイミン
グでストレージリードポインタをインクリメントし、セ
レクタ５５を介してＲＡＭ５３のアドレスとしてストレ
ージリードポインタを出力し、ＲＡＭ５３から原信号デ
ータを出力する。ＤＭＡ制御回路１０９によってバスバ
ッファ１１１は出力の方に設定され、ストレージバスＳ
Ｂに原信号データを出力する。Ｄ／Ａ側の動作 Ｄ／Ａ２３（図２参照）への出力信号データは同期クロ
ックによりシリアルに転送される。シリアルの出力信号
データは、パラレルシリアル変換器１０１により、バイ
ト単位のパラレルデータからシリアルデータに変換され
る。
た場合、ストレージバスＳＢからのＤＭＡ要求に応じ
て、ＦＩＦＯコントローラ５７は前記ＦＩＦＯが空でな
いことを確認し、ＤＭＡ制御回路１０９からのタイミン
グでストレージリードポインタをインクリメントし、セ
レクタ５５を介してＲＡＭ５３のアドレスとしてストレ
ージリードポインタを出力し、ＲＡＭ５３から原信号デ
ータを出力する。ＤＭＡ制御回路１０９によってバスバ
ッファ１１１は出力の方に設定され、ストレージバスＳ
Ｂに原信号データを出力する。Ｄ／Ａ側の動作 Ｄ／Ａ２３（図２参照）への出力信号データは同期クロ
ックによりシリアルに転送される。シリアルの出力信号
データは、パラレルシリアル変換器１０１により、バイ
ト単位のパラレルデータからシリアルデータに変換され
る。
【００２２】出力信号データの１サンプル分のシリアル
化が完了すると、ＦＩＦＯコントローラ１０７はメイン
バスＭＢ及びストレージバスＳＢからＲＡＭ１０３への
データの転送から、ＲＡＭ１０３からの出力信号データ
の転送に切り替える。ＦＩＦＯコントローラ１０７は、
前記ＦＩＦＯが空になっていないことを確認し、Ｄ／Ａ
リードポインタをインクリメントし、セレクタ１０５を
介してＲＡＭ１０３のアドレスとしてＤ／Ａリードポイ
ンタを出力し、ＲＡＭ１０３から出力信号データを出力
する。ＲＡＭ１０３からのデータの出力が完了すると、
ＦＩＦＯコントローラ１０７は、出力信号データのＲＡ
Ｍ１０３からの転送から、ＲＡＭ１０３へのデータのメ
インバスＭＢ及びストレージバスＳＢからの転送に切り
替える。
化が完了すると、ＦＩＦＯコントローラ１０７はメイン
バスＭＢ及びストレージバスＳＢからＲＡＭ１０３への
データの転送から、ＲＡＭ１０３からの出力信号データ
の転送に切り替える。ＦＩＦＯコントローラ１０７は、
前記ＦＩＦＯが空になっていないことを確認し、Ｄ／Ａ
リードポインタをインクリメントし、セレクタ１０５を
介してＲＡＭ１０３のアドレスとしてＤ／Ａリードポイ
ンタを出力し、ＲＡＭ１０３から出力信号データを出力
する。ＲＡＭ１０３からのデータの出力が完了すると、
ＦＩＦＯコントローラ１０７は、出力信号データのＲＡ
Ｍ１０３からの転送から、ＲＡＭ１０３へのデータのメ
インバスＭＢ及びストレージバスＳＢからの転送に切り
替える。
【００２３】メインバスＭＢとストレージバスＳＢとの
間では、例えばメインバスＭＢの方に優先順位がつけら
れ、メインバスＭＢの方に調停された場合、メインバス
ＭＢからのＤＭＡ要求に応じて、ＦＩＦＯコントローラ
１０７は前記ＦＩＦＯが満杯でないことを確認し、ＤＭ
Ａ制御回路５９からのタイミングでメインライトポイン
タをインクリメントし、セレクタ１０５を介してＲＡＭ
１０３のアドレスとしてメインライトポインタを出力
し、ＲＡＭ１０３へＤＳＰ１１（図２参照）によって信
号処理された出力データを格納する。
間では、例えばメインバスＭＢの方に優先順位がつけら
れ、メインバスＭＢの方に調停された場合、メインバス
ＭＢからのＤＭＡ要求に応じて、ＦＩＦＯコントローラ
１０７は前記ＦＩＦＯが満杯でないことを確認し、ＤＭ
Ａ制御回路５９からのタイミングでメインライトポイン
タをインクリメントし、セレクタ１０５を介してＲＡＭ
１０３のアドレスとしてメインライトポインタを出力
し、ＲＡＭ１０３へＤＳＰ１１（図２参照）によって信
号処理された出力データを格納する。
【００２４】バスバッファ６１はＤＭＡ制御回路５９に
よって入力の方に設定され、メインバスＭＢから信号処
理された出力データを入力する。一方、ストレージバス
ＳＢの方に調停された場合、ストレージバスＳＢからの
ＤＭＡ要求に応じて、ＦＩＦＯコントローラ１０７は前
記ＦＩＦＯが満杯でないことを確認し、ＤＭＡ制御回路
１０９からのタイミングでストレージライトポインタを
インクリメントし、セレクタ１０５を介してＲＡＭ１０
３のアドレスとしてストレージライトポインタを出力
し、ＲＡＭ１０３へ信号処理された出力データを格納す
る。ＤＭＡ制御回路１０９によってバスバッファ１１１
は入力の方に設定され、ストレージバスＳＢから信号処
理された出力データを入力する。
よって入力の方に設定され、メインバスＭＢから信号処
理された出力データを入力する。一方、ストレージバス
ＳＢの方に調停された場合、ストレージバスＳＢからの
ＤＭＡ要求に応じて、ＦＩＦＯコントローラ１０７は前
記ＦＩＦＯが満杯でないことを確認し、ＤＭＡ制御回路
１０９からのタイミングでストレージライトポインタを
インクリメントし、セレクタ１０５を介してＲＡＭ１０
３のアドレスとしてストレージライトポインタを出力
し、ＲＡＭ１０３へ信号処理された出力データを格納す
る。ＤＭＡ制御回路１０９によってバスバッファ１１１
は入力の方に設定され、ストレージバスＳＢから信号処
理された出力データを入力する。
【００２５】なお、上記実施例においては、ＦＩＦＯを
Ａ／Ｄ側、Ｄ／Ａ側各々１つ用いたが、メインバスＭＢ
用のＦＩＦＯをＡ／Ｄ側、Ｄ／Ａ側に設け、ストレージ
バスＳＢ用のＦＩＦＯをＡ／Ｄ側、Ｄ／Ａ側に設けても
よい。
Ａ／Ｄ側、Ｄ／Ａ側各々１つ用いたが、メインバスＭＢ
用のＦＩＦＯをＡ／Ｄ側、Ｄ／Ａ側に設け、ストレージ
バスＳＢ用のＦＩＦＯをＡ／Ｄ側、Ｄ／Ａ側に設けても
よい。
【００２６】
【発明の効果】以上説明したことから明かなように、本
発明によれば、オーディオデータをマルチポートバッフ
ァを介して非同期で処理しているので、オーディオデー
タのオーバーラン，アンダーランが起こらないようにす
ることが可能となる。
発明によれば、オーディオデータをマルチポートバッフ
ァを介して非同期で処理しているので、オーディオデー
タのオーバーラン，アンダーランが起こらないようにす
ることが可能となる。
【図１】本発明の原理説明図である。
【図２】本発明の実施例のワークステーションのブロッ
ク図である。
ク図である。
【図３】前記実施例におけるマルチポートバッファのブ
ロック図である。
ロック図である。
１３…マルチポートバッファ １５…オーディオ用ディスク装置 １７…オーディオ入力ポート １９…Ａ／Ｄ変換器 ２１…オーディオ出力ポート ２３…Ｄ／Ａ変換器 ＭＢ…メインバス ＳＢ…ストレージバス
Claims (1)
- 【請求項１】 ＣＰＵ等が接続されたメインバスに、オ
ーディオ用ディスク装置等のデバイスを接続するオーデ
ィオインターフェイス回路において、 オーディオデータを扱うためのオーディオインターフェ
ースと、前記メインバスおよびオーディオデータを一時
的に格納するストレージバスとの間に挿入されたマルチ
ポートバッファを備え、 前記オーディオインターフェイスとメインバスの間のデ
ータ転送と、前記オーディオインターフェイスとストレ
ージバスとの間におけるデータ転送とを非同期で行うよ
うにしたことを特徴とするオーディオインターフェイス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24752192A JPH0696010A (ja) | 1992-09-17 | 1992-09-17 | オーディオインターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24752192A JPH0696010A (ja) | 1992-09-17 | 1992-09-17 | オーディオインターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696010A true JPH0696010A (ja) | 1994-04-08 |
Family
ID=17164732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24752192A Pending JPH0696010A (ja) | 1992-09-17 | 1992-09-17 | オーディオインターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696010A (ja) |
-
1992
- 1992-09-17 JP JP24752192A patent/JPH0696010A/ja active Pending
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