JPS63220339A - マルチ・ポ−トｒａｍ回路 - Google Patents
マルチ・ポ−トｒａｍ回路Info
- Publication number
- JPS63220339A JPS63220339A JP62054373A JP5437387A JPS63220339A JP S63220339 A JPS63220339 A JP S63220339A JP 62054373 A JP62054373 A JP 62054373A JP 5437387 A JP5437387 A JP 5437387A JP S63220339 A JPS63220339 A JP S63220339A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はパーソナル・コンピュータの表示回路等に用
いられるマルチ・ポートＲＡＭ回路の改良に関するもの
である。
いられるマルチ・ポートＲＡＭ回路の改良に関するもの
である。
［従 来 例］
従来、この種のマルチ・ポートＲＡＭ回路は、例えば第
４図に示す構成になっている。このマルチ・ポートＲＡ
Ｍ回路は、例えばＡＣＲＴコントローラであるＤＲＡＭ
コントローラ部２の制御によりパラレルＩ１０ポートを
介して表示用データ等が書き込まれるＤＲＡＭ部３およ
びこのＤＲＡＭ部３から転送された表示用データ等をシ
リアルデータに変換し、シリアルＩ１０ポートを介して
ディスプレイ装置！！（図示せず）に出力するＰ−８（
パラレル−シリアル）変換部４等からなっている。なお
、このマルチ・ポートＲＡＭ回路は、マイクロコンピュ
ータ（以下ＣＰＵと記す）１とシステムバス１ａにて接
続しているＤＲＡＭコントローラ部２に接続されている
。ここで、ＤＲＡＭ部３に記憶された表示用データをデ
ィスプレイ装置にて表示しようとした場合、ＤＲＡＭ部
３の表示用データをＰ−８変換部４に転送し、シリアル
データに変換するため、ＤＲＡＭコントローラ部２から
は第５図（ａ）に示すように定期的に制御信号（面信号
）が出力される。この面信号は。
４図に示す構成になっている。このマルチ・ポートＲＡ
Ｍ回路は、例えばＡＣＲＴコントローラであるＤＲＡＭ
コントローラ部２の制御によりパラレルＩ１０ポートを
介して表示用データ等が書き込まれるＤＲＡＭ部３およ
びこのＤＲＡＭ部３から転送された表示用データ等をシ
リアルデータに変換し、シリアルＩ１０ポートを介して
ディスプレイ装置！！（図示せず）に出力するＰ−８（
パラレル−シリアル）変換部４等からなっている。なお
、このマルチ・ポートＲＡＭ回路は、マイクロコンピュ
ータ（以下ＣＰＵと記す）１とシステムバス１ａにて接
続しているＤＲＡＭコントローラ部２に接続されている
。ここで、ＤＲＡＭ部３に記憶された表示用データをデ
ィスプレイ装置にて表示しようとした場合、ＤＲＡＭ部
３の表示用データをＰ−８変換部４に転送し、シリアル
データに変換するため、ＤＲＡＭコントローラ部２から
は第５図（ａ）に示すように定期的に制御信号（面信号
）が出力される。この面信号は。
Ｄ ＲＡ Ｍコントローラ部２がＣＰＵＩと独立して動
作するため、ＣＰＵ１によるＤＲＡＭのアクセス信号と
非同期になっている。
作するため、ＣＰＵ１によるＤＲＡＭのアクセス信号と
非同期になっている。
［発明が解決しようとする問題点］
したがって、上記マルチ・ポートＲＡＭ回路において、
ＤＴ面信号てＤＲＡＭ部３からの表示用データがＰ−８
変換部４に転送されるとき、ＣＰＵ１側からＤＲＡＭ部
３がアクセスされ、マルチ・ポー）−ＲＡＭ回路に対し
て同時に２つの動作を要求する場合がある。そのために
、ＤＲＡＭコントローラ部２からはその転送時にＣＰＵ
Ｉに対してウェイト（待機）を掛ける信号が出力される
ようになっている。すなわち、上記表示用データの転送
時とＣＰＵ１のアクセス時とが重なる場合、第５図（ｂ
）の斜線に示すようにＣＰＵＩのクロック信号はその転
送時間分遅延され、その遅延分。
ＤＴ面信号てＤＲＡＭ部３からの表示用データがＰ−８
変換部４に転送されるとき、ＣＰＵ１側からＤＲＡＭ部
３がアクセスされ、マルチ・ポー）−ＲＡＭ回路に対し
て同時に２つの動作を要求する場合がある。そのために
、ＤＲＡＭコントローラ部２からはその転送時にＣＰＵ
Ｉに対してウェイト（待機）を掛ける信号が出力される
ようになっている。すなわち、上記表示用データの転送
時とＣＰＵ１のアクセス時とが重なる場合、第５図（ｂ
）の斜線に示すようにＣＰＵＩのクロック信号はその転
送時間分遅延され、その遅延分。
ＣＰＵＩの処理速度が低下してしまうという問題点があ
った。
った。
この発明は上記問題点に鑑みなされたものであり、その
目的は、データをＰ−８変換部に転送している場合であ
っても、ＤＲＡＭ部をアクセスすることができ、ＣＰＵ
の実行速度の低下を抑えることができるマルチ・ポート
ＲＡＭ回路を提供することにある。
目的は、データをＰ−８変換部に転送している場合であ
っても、ＤＲＡＭ部をアクセスすることができ、ＣＰＵ
の実行速度の低下を抑えることができるマルチ・ポート
ＲＡＭ回路を提供することにある。
［問題点を解決するための手段］
上記目的を達成するために、この発明はマイクロコンピ
ュータとシステムバスで接続されているコントローラを
介してパラレルデータの読み出し、書き込みがなされる
ＤＲＡＭ部と該パラレルデータをシリアルデータに変換
して出力するＰ−８変換部とを有するマルチ・ポートＲ
ＡＭ回路において、前記ＤＲＡＭ部から転送されたパラ
レルデータを一時記憶し、前記Ｐ−８変換部に転送する
バッファレジスタ部を備え、前記マイクロコンピュータ
により前記ＤＲＡＭ部がアクセスされているときには、
前記バッファレジスタ部への前記パラレルデータの転送
を遅延させるようにしたものである。
ュータとシステムバスで接続されているコントローラを
介してパラレルデータの読み出し、書き込みがなされる
ＤＲＡＭ部と該パラレルデータをシリアルデータに変換
して出力するＰ−８変換部とを有するマルチ・ポートＲ
ＡＭ回路において、前記ＤＲＡＭ部から転送されたパラ
レルデータを一時記憶し、前記Ｐ−８変換部に転送する
バッファレジスタ部を備え、前記マイクロコンピュータ
により前記ＤＲＡＭ部がアクセスされているときには、
前記バッファレジスタ部への前記パラレルデータの転送
を遅延させるようにしたものである。
［実 施 例］
以下、この発明の実施例を第１図に基づいて説明する。
なお１図中、第４図と同一部分には同一符号を付し重複
説明を省略する。
説明を省略する。
このマルチ・ポートＲＡＭ回路においては、ＤＲＡＭ部
３とｐ−ｓ変換部４との間に、ＤＲＡＭコントローラ部
２の制御にてＤＲＡＭ部３から転送された表示用データ
等を一時記憶するバッファレジスタ部５が接続されてい
る。このバッファレジスタ部５は、第２図に示すように
ＤＲＡＭ部３が例えば４ビツト、ＩＫである場合、４つ
の２５６ビツトレジスタにて構成される。また、ＤＲＡ
Ｍコントローラ部２にてこのバッファレジスタ部５に一
時記憶するための転送タイミング信号（′５Ｔ２信号）
はパラレルデータがＰ−８変換部４に転送される転送タ
イミング信号（ＤＴ、信号）と異なり、任意の時間１例
えばＣＰＵＩによるＤＲＡＭ部３のアクセス時間分遅延
される。なお、５Ｔ１信号は従来例で示したＤＴ面信号
同様のタイミングでＤＲＡＭコントローラ部２から出力
される。
３とｐ−ｓ変換部４との間に、ＤＲＡＭコントローラ部
２の制御にてＤＲＡＭ部３から転送された表示用データ
等を一時記憶するバッファレジスタ部５が接続されてい
る。このバッファレジスタ部５は、第２図に示すように
ＤＲＡＭ部３が例えば４ビツト、ＩＫである場合、４つ
の２５６ビツトレジスタにて構成される。また、ＤＲＡ
Ｍコントローラ部２にてこのバッファレジスタ部５に一
時記憶するための転送タイミング信号（′５Ｔ２信号）
はパラレルデータがＰ−８変換部４に転送される転送タ
イミング信号（ＤＴ、信号）と異なり、任意の時間１例
えばＣＰＵＩによるＤＲＡＭ部３のアクセス時間分遅延
される。なお、５Ｔ１信号は従来例で示したＤＴ面信号
同様のタイミングでＤＲＡＭコントローラ部２から出力
される。
次に、上記構成のマルチ・ポートＲＡＭ回路の動作を第
３図のタイムチャートに基づいて説明する。
３図のタイムチャートに基づいて説明する。
まず、ＤＲＡＭコントローラ部２を介してＣＰＵ１の制
御にてディスプレイ装置に表示する表示用データ等がマ
ルチ・ポートＲＡＭ回路のＤＲＡＭ部３に書き込まれる
。すると、ＤＲＡＭコントローラ部２からは同図（ａ）
および（ｂ）に示す制御信号（ＤＴ、、ＤＴ、信号）が
出力され、このＤＴ、信号のタイミングでＤＲＡＭ部３
の表示用データがバッファレジスタ部５に転送される。
御にてディスプレイ装置に表示する表示用データ等がマ
ルチ・ポートＲＡＭ回路のＤＲＡＭ部３に書き込まれる
。すると、ＤＲＡＭコントローラ部２からは同図（ａ）
および（ｂ）に示す制御信号（ＤＴ、、ＤＴ、信号）が
出力され、このＤＴ、信号のタイミングでＤＲＡＭ部３
の表示用データがバッファレジスタ部５に転送される。
さらに、一時記憶されたパラレルデータはＤＴ□信号の
タイミングでＰ−８変換部４に転送されてシリアルデー
タに変換され、シリアルＩ１０ポートを介してディスプ
レイ装置等に出力される。
タイミングでＰ−８変換部４に転送されてシリアルデー
タに変換され、シリアルＩ１０ポートを介してディスプ
レイ装置等に出力される。
ここで、上記ＤＲＡＭ部３に記憶された表示用データが
バッファレジスタ部５に転送されるタイミング時に、同
図（ｄ）のＡ部分でＣＰＵＩによリＤＲＡＭ部３のアク
セスがなされた場合について説明する。この場合、ＤＲ
ＡＭコントローラ部２は、第３図に示すようにＤＲＡＭ
部３の表示用データをバッファレジスタ部４に転送する
ためのＤＴ、信号を時間ｔだけ遅延させる。そして、パ
ラレルな表示用データはその■〒□信号が出力された後
の■〒、信号にてＰ−８変換部４に転送されてシリアル
データに変換される。すなわち、ＤＴ２信号は、ＣＰＵ
Ｉのアクセス時に出力されることがない。したがって、
この場合、ＤＲＡＭコントローラ部２はＣＰＵ１に対し
てウェイト（待機）を掛けることもなく、ＣＰＵＩは実
行時間を遅延させなくて済む。
バッファレジスタ部５に転送されるタイミング時に、同
図（ｄ）のＡ部分でＣＰＵＩによリＤＲＡＭ部３のアク
セスがなされた場合について説明する。この場合、ＤＲ
ＡＭコントローラ部２は、第３図に示すようにＤＲＡＭ
部３の表示用データをバッファレジスタ部４に転送する
ためのＤＴ、信号を時間ｔだけ遅延させる。そして、パ
ラレルな表示用データはその■〒□信号が出力された後
の■〒、信号にてＰ−８変換部４に転送されてシリアル
データに変換される。すなわち、ＤＴ２信号は、ＣＰＵ
Ｉのアクセス時に出力されることがない。したがって、
この場合、ＤＲＡＭコントローラ部２はＣＰＵ１に対し
てウェイト（待機）を掛けることもなく、ＣＰＵＩは実
行時間を遅延させなくて済む。
一方、上記ＤＲＡＭ部３に記憶された表示用データがバ
ッファレジスタ部５に転送されるタイミング時に、ＣＰ
Ｕ１によりＤＲＡＭ部３のアクセスがなされない場合に
は、同図（ｄ）のＢ部分に該当するＤＴ□信号は同図（
ｂ）および（ｃ）に示すように遅延されない。
ッファレジスタ部５に転送されるタイミング時に、ＣＰ
Ｕ１によりＤＲＡＭ部３のアクセスがなされない場合に
は、同図（ｄ）のＢ部分に該当するＤＴ□信号は同図（
ｂ）および（ｃ）に示すように遅延されない。
［発明の効果］
以上説明したように、この発明によれば、ディスプレイ
装置等にて表示するために、ＤＲＡＭ部に記憶したパラ
レルの表示用データをＰ−８変換部でシリアルデータに
変換する前に、バッファレジスタ部に一時記憶するよう
にしたので、ＤＲＡＭ部とＰ−８変換部は分離された形
になり、ＣＰＵがＤＲＡＭ部をアクセスしているときに
あってもパラレルデータをシリアルデータに変換して出
力することができる。したがって、ＣＰＵを待機させる
こともなく、ＣＰＵの実行速度を低下させずに済ませら
れるという効果がある。
装置等にて表示するために、ＤＲＡＭ部に記憶したパラ
レルの表示用データをＰ−８変換部でシリアルデータに
変換する前に、バッファレジスタ部に一時記憶するよう
にしたので、ＤＲＡＭ部とＰ−８変換部は分離された形
になり、ＣＰＵがＤＲＡＭ部をアクセスしているときに
あってもパラレルデータをシリアルデータに変換して出
力することができる。したがって、ＣＰＵを待機させる
こともなく、ＣＰＵの実行速度を低下させずに済ませら
れるという効果がある。
第１図はこの発明の一実施例を示すマルチ・ポートＲＡ
Ｍ回路のブロック図、第２図は上記マルチ・ポートＲＡ
Ｍ回路の模式図、第３図は上記マルチ・ポートＲＡＭ回
路の動作を説明するためのタイムチャート図、第４図は
従来のマルチ・ポートＲＡＭ部のブロック図、第５図は
従来のマルチ・ポートＲＡＭ部の動作を説明するための
タイムチャート図である。 図中、１はマイクロコンピュータ（ＣＰＵ）、２はＤＲ
ＡＭコントローラ部（ＡＣＲＴコントローラ）、３はＤ
ＲＡＭ部、４はｐ−ｓ変換部、５はバッファレジスタ部
である。
Ｍ回路のブロック図、第２図は上記マルチ・ポートＲＡ
Ｍ回路の模式図、第３図は上記マルチ・ポートＲＡＭ回
路の動作を説明するためのタイムチャート図、第４図は
従来のマルチ・ポートＲＡＭ部のブロック図、第５図は
従来のマルチ・ポートＲＡＭ部の動作を説明するための
タイムチャート図である。 図中、１はマイクロコンピュータ（ＣＰＵ）、２はＤＲ
ＡＭコントローラ部（ＡＣＲＴコントローラ）、３はＤ
ＲＡＭ部、４はｐ−ｓ変換部、５はバッファレジスタ部
である。
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータとシステムバスで接続されている
コントローラを介してパラレルデータの読み出し、書き
込みがなされるＤＲＡＭ部と該パラレルデータをシリア
ルデータに変換して出力するＰ−Ｓ変換部とを有するマ
ルチ・ポートＲＡＭ回路において、 前記ＤＲＡＭ部から転送されたパラレルデータを一時記
憶し、前記Ｐ−Ｓ変換部に転送するバッファレジスタ部
を備え、前記マイクロコンピュータにより前記ＤＲＡＭ
部がアクセスされているときには、前記バッファレジス
タ部への前記パラレルデータの転送を遅延させるように
したことを特徴とするマルチ・ポートＲＡＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054373A JPS63220339A (ja) | 1987-03-10 | 1987-03-10 | マルチ・ポ−トｒａｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054373A JPS63220339A (ja) | 1987-03-10 | 1987-03-10 | マルチ・ポ−トｒａｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220339A true JPS63220339A (ja) | 1988-09-13 |
Family
ID=12968868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054373A Pending JPS63220339A (ja) | 1987-03-10 | 1987-03-10 | マルチ・ポ−トｒａｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109654A (ja) * | 1989-09-22 | 1991-05-09 | Toshiba Corp | 画像メモリ |
-
1987
- 1987-03-10 JP JP62054373A patent/JPS63220339A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109654A (ja) * | 1989-09-22 | 1991-05-09 | Toshiba Corp | 画像メモリ |
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