JPH01150949A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリアクセス方式に関し、特に連続番地を高
速にアクセスするのに好適なメモリアクセス方式に関す
る。

従来技術 第５図に、従来の一般的な画像情報処理システムの構成
例を示す。このシステにおいては、スキャナ１１から読
込まれたデータ、あるいは、ハードディスク１２ａ、フ
レキシブルディスク１２ｂ、オプティカルディスク１２
ｃ等の各ディスクから読込まれたデータは、−時、シス
テムメモリ１３に格納される。その後、必要に応じて、
ＣＲＴ表示装置１４への表示、または１画像処理部１５
による処理、ＤＭＡコントローラ１６によるＤＭＡが行
われる。その際の処理速度を決める大きな要因の一つに
、システムメモリ１３のアクセスタイムがある。

従来のメモリでは、第６図に示す如く、メモリにアドレ
スを与えてから、ある決まったアクセスタイム経過後に
、データが出力される。この時間は、通常のダイナミッ
クＲＡＭ（ＤＲＡＭ）では、アクセスタイム：１００ｎ
ｓ程度、サイクルタイムコ２００ｎｓ程度である。上記
アクセスタイムの間は、システム全体としては、ウェイ
ト状態であり、効率が悪いという問題があった。

目　　　　　的 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のメモリアクセス方式における上述
の如き問題を解消し、特に連続番地を高速にアクセスす
るのに好適なメモリアクセス方式を提供することにある
。

構　　　成 本発明の上記目的は、システムバスを介してバスマスタ
に接続されるメモリシステＡＮにおいて、メモリとして
、シリアルリードポートを有し、内蔵するデータレジス
タにメモリセルからのデータを転送するサイクルと、前
記データレジスタに転送されたデータをクロックに従い
高速にアクセスするサイクルとを有するデュアルポート
ＲＡＭを用い、該デュアルポートＲＡＭのシリアルリー
ドポートからのデータラインを該ＲＡＭのランダムポー
トのデータラインに接続して、工／○コマンドを受けた
ときに次のサイクルを、前記デュアルポートＲＡＭに対
して前記データ転送サイクルとして実行し、それ以降の
メモリサイクルを前記デュアルポートＲＡＭへのクロッ
クとして入力する如く制御することを特徴とする。メモ
リアクセス方式によって達成される。

すなねち、本発明においては１画像を扱うシステムでは
、連続番地をアクセスする頻度が高いことに着目し、画
像メモリ用として開発されたシリアルリードポートを有
するデュアルポートＲＡＭを利用して、連続番地をアク
セスする場合に限り高速アクセスが可能なメモリアクセ
ス方式を提供するものである。

以下、本発明の構成を、実施例に基づいてより詳細に説
明する。

第１図は、本発明の一実施例を示すシステム構成図であ
る。本実施例は、１６ビツトのメモリシステム構成例を
示すものであり、図において、１は本システムの制御を
行う制御部、２〜５は表示用のデュアルポートＲＡＭ（
以下、単に「メモリ２〜５」等という）、６は１６ビツ
ト構成のトランシーバを示している。上記メモリ２〜５
は、後述する如く、ランダムポートとシリアルリードポ
ートを有し、クロック入力により、４０ｎｓサイクル程
度での連続番地の高速アクセスが可能なものである。

まず、上記メモリ２〜５として用いるシリアルリードポ
ートを有するデュアルポートメモリについて説明する。

第２図は、本デュアルポートメモリの構成例の概要を示
すブロック図である。本デュアルポートメモリは、ブロ
ック図に示す如く、標準６４にワード×４ビット構成の
２５６にビットダイナミックＲＡＭに、２５６ワード×
４ビツト構成の１０２４ビツトデータレジスタと、高速
シリアルリード動作を可能とするシリアルセレクタを組
合わせた構成を有している。

ＲＡＭボートには、従来のこの種の２５６にビットダイ
ナミックＲＡＭの　リード／ライトおよびリフレッシュ
サイクルに加え、ロウアドレスにより選択されたワード
線上の１０２４ビツトのデータを、データレジスタに転
送するデータ転送サイクルが付加されている。また、こ
のデータレジスタからのシリアルリードデータのアクセ
ス開始アドレスを、データ転送サイクル時のカラムアド
レスにより指定可能な、ポインタコントロール機能を有
している。

本デュアルポートメモリの動作の概要を、以下に示す。

ＲＡＭボート動作としては、ランダムリードサイクル、
ページモードサイクル等が、従来のこの種の２５６にビ
ットダイナミックＲＡＭの動作と同様に行われる。また
、シリアルリードポート動作としては、データ転送サイ
クル、シリアルリードサイクルが、以下の如く行われる
。

まず、データ転送サイクルとは、前記データレジスタに
メモリセルからのデータを転送（ロード）するサイクル
である。また、シリアルリードサイクルは、上記データ
レジスタに転送されたデータを、シリアルコントロール
クロック入力（ＳＣ）。

シリアルアウトプットイネーブル入力（ＳＯＥ）により
コントロールされる８ビツトアドレスカウンタとセレク
タにより、高速にアクセスを行うサイクルである。

第３図に、データ転送サイクル実行時の、ロウアドレス
、カラムアドレスとメモリセル、ラインバッファの関係
を示す。ロウアドレスは、どの行のデータをデータレジ
スタに転送するかの選択を行い、カラムアドレスは、上
記ＳＣクロックのみによりコントロールされるアドレス
カウンタに入力され、シリアルリードポート（ＳＯ工〜
５０４）のどのアドレスからシリアルアクセスを行うか
を指定するものである。

第７図に、先に第６図に示した通常のメモリの動作タイ
ミング図に対応する、本デュアルポートメモリの動作タ
イミング図を示す。第７図（ａ）はランダムポートの動
作を、同（ｂ）はシリアルリードポートの動作を示して
いる。図からも明らかな如く、ランダムポートの動作は
通常のメモリと同様である。シリアルボートの動作は、
前述のデータレジスタ内のデータを、クロックにより出
力するものである。

第１図に戻って、実施例の説明を続ける。

本実施例は、１６ビツトのメモリ構成例を示すものであ
り、デュアルポートＲＡＭとしては１個当りのデータビ
ット数が４であるものを、４個使用して実現している。

これらの４個のメモリ２〜５のシリアルリードポートの
データラインを、バッファで受け、出力をランダムポー
トのデータラインに接続する。

制御部１は、メモリ２〜５に対しＲＡＳ、ＣＡＳ、ＷＥ
および後述するＤ　Ｔ１０　Ｆの各信号を出力する他、
トランシーバ６の制御用信号ＯＥおよびＤＩＲを供給す
る。なお、１６ビツト構成のトランシーバ６は、データ
転送のためのデータ出力イネーブル信号（ＤＴ／ＯＥ）
に基づく　データ転送の制御、データ転送方向の制御を
行うものである。

上述の如く構成された本実施例の動作を、以下説明する
。

メモリ２〜５のアクセスを行うに先立って、主にＣＰＵ
は、シリアルアクセスのスタート番地を設定するデータ
転送サイクルを実行しなければならない。データ転送サ
イクルは、前述の如く、ロウアドレスにより選択された
ワード線上の１０２４ビツトのデータを、データレジス
タに転送する動作である。データ転送サイクルでは、前
述のデータ出力イネーブル信号（ＤＴ／ＯＥ）のタイミ
ングが、通常のり−ド／ライトサイクルとは異なるため
に、予め、次のメモリサイクルがデータ転送サイクルで
あることを、制御部１にＩ１０コマンド等で知らせる必
要がある。この状況を、第４図（ａ）に示す。なお、比
較のために、通常のメモリの動作タイミングを同（ｂ）
に示す。

制御部１では　Ｉ１０コマンドを受けた次のメモリコマ
ンドを、データ転送サイクルとして、デュアルポートに
対して実行する。その後のメモリサイクルは、クロック
としてデュアルポートＲＡＭへ入力し、同時にバッファ
をイネーブルすることにより、シリアルボートデータを
システムバスに出力する。

本実施例によれば、アクセスタイムが、従来の約１７５
に短縮され、高速アクセスが可能となる。

なお、以上の説明においては、リードサイクルを例とし
て説明したが、ライトサイクルにおいても同様である。

効　　　果 以上述べた如く１本発明によれば、システムバスを介し
てバスマスタに接続されるメモリシステムにおいて、メ
モリとして、シリアルリードポートを有し、内蔵するデ
ータレジスタにメモリセルからのデータを転送するサイ
クルと、前記データレジスタに転送されたデータをクロ
ックに従い高速にアクセスするサイクルとを有するデュ
アルポートＲＡＭを用い、該デュアルポートＲＡＭのシ
リアルリードポートからのデータラインを該ＲＡＭのラ
ンダムポートのデータラインに接続して、Ｉ／Ｏ　コマ
ンドを受けたときに、次のサイクルを前記デュアルポー
トＲＡＭに対して前記データ転送サイクルとして実行し
、それ以降のメモリサイクルを前記デュアルポートＲＡ
Ｍへのクロックとして入力するようにしたので、特に連
続番地を高速にアクセスするのに好適な、高速メモリア
クセス方式を実現できるという顕著な効果を奏するもの
である。

【図面の簡単な説明】

第１回は本発明の一実施例を示すシステム構成図、第２
図は本発明に用いるデュアルポートメモリの構成例を示
すブロック図、第３図はデータ転送サイクル実行時の、
ロウアドレス、カラムアドレスとメモリセル、ラインバ
ッファの関係を示す図、第４図（ａ）は実施例のメモリ
の動作タイミングを示す図、同（ｂ）は通常のメモリの
動作タイミングを示す図、第５図は従来の一般的な画像
情報処理システムの構成例を示す図、第６図はメモリの
動作タイミングを示す図、第７図は実施例のメモリの動
作タイミングの詳細を示す図である。 １：制御部、２〜５：デュアルポートメモリ、６：トラ
ンシーバ、１１：スキャナ、１２ａ　、１２ｂ　、１２
Ｃ：ディスクドライブユニット、１３ニジステムメモリ
、１４：ＣＲＴ表示装置、１５：画像処理部、１６：　
ＤＭＡコントローラ、１７：プリンタ、１８：スキャナ
、プリンタＩ／Ｆ、１９：ＣＲＴ　　Ｉ／Ｆ、２０：デ
ィスクＩ／Ｆ、２１：ＣＰＵ、２２ニジステムバス。 特許出瀬人　株式会社　リ　コ　− 代理人弁理士磯村雅俊、゛夕″（′ｒ′：・）フ５顛。 ヘゴエ゛ 第　　　１　　図 第　　　４　　図 （ａ） 第　　　５　　　図 り１

Claims (1)

【特許請求の範囲】
1. （１）システムバスを介してバスマスタに接続されるメ
   モリシステムにおいて、メモリとして、シリアルリード
   ポートを有し、内蔵するデータレジスタにメモリセルか
   らのデータを転送するサイクルと、前記データレジスタ
   に転送されたデータをクロックに従い高速にアクセスす
   るサイクルとを有するデュアルポートＲＡＭを用い、該
   デュアルポートＲＡＭのシリアルリードポートからのデ
   ータラインを該ＲＡＭのランダムポートのデータライン
   に接続して、Ｉ／Ｏコマンドを受けたときに、次のサイ
   クルを、前記デュアルポートＲＡＭに対して前記データ
   転送サイクルとして実行し、それ以降のメモリサイクル
   を前記デュアルポートＲＡＭへのクロックとして入力す
   る如く制御することを特徴とする、メモリアクセス方式
   。