JPS62211775A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリ装置に関するものでおり、特にメモリ
上のあるエリアく領域）に書かれた画像等のデータを、
該メモリ上の他のエリアに移動する処理、あるいはメモ
リ上のおるエリアに書かれたデータを、他のエリアのデ
ータと重ね合わせて該他のエリアの上に書き込む処理等
を高速に行なうことができるようにしたメモリ装置に関
するものである。

（従来の技術） 第５図は従来のメモリ装置の一例を示すブロック図でお
る。

図において、１はＤＲＡＭコントローラである。

このコントローラ１には、イメージメモリ２のアドレス
を示すアドレスＡＯ”Ａ２４と、アドレス線にアドレス
Ａｏ〜Ａ２４が確定していることを示す信号でおるアド
レス　ストローブＡｓと、ロウアドレス　ストローブ　
イン（ｒｏｗ　ａｄｄｒｅｓｓｓｔｒｏｂｅ　ｉｎ　）
　ＲＡＳｉｎと、カラム　アドレス　ストローブ　イン
（ｃｏｌｕｍｎ　ａｄｄｒｅｓｓ　５ｔｒｏｂｅ　ｉｎ
）　ＣＡ３１ｎと、ライトイネーブルＷＥの各信号が入
力する。一方、該コントローラ１からはアドレスＡｏ〜
Ａ８．ＲＡＳ、ＣＡＳ、およびＷＥの各信号がイメージ
メモリ２に出力される。

アドレスＡｏ〜Ａ２４は、イメージメモリ２のチップを
選択するためのＲＡＳおよびＣＡＳ信号と、選択された
チップ内のアドレスである１８ビツトのアドレスを含ん
でいる。コントローラ１は２５ビツトのアドレスＡＯ”
Ａ２４から、第１のタイミングで、例えば、アドレスＡ
。〜Ａ２４の下位９ビツトのアドレスＡ。−Ａ８をイメ
ージメモリ２に転送し、次の第２のタイミングで、次位
９ビツトのアドレスＡ９〜Ａ１７をイメージメモリ２に
転送する。また、コントローラ１はアドレスＡ１８〜Ａ
２４の中からＲＡＳおよびＣＡＳを抽出し、ＲＡＳｉｎ
およびｃＡｓ＋ｎのタイミング信号と同期しイメージメ
モリ２に送出する。ライトイネーブル信号ＷＥは例えば
Ｌレベルでイネーブル、Ｈレベルでディスエーブルでお
り、イメージメモリ２はＷＥがＬレベルのときは書き込
みを行ない、Ｈレベルで読みだしを行なう。

２はイメージメモリでおり、複数個のＤＲＡＭのチップ
から構成されている。このイメージメモリ２はその内部
にバッファを有しており、前記の第１のタイミングで送
られてくるアドレスＡ。〜Ａ８を一時記憶する機能を有
している。書き込まれるべきデータは３２ビツトのパラ
レル信号でデータイン端子Ｄｉｎに入力し、またデータ
アウト端子Ｄｏｕｔから読み出される。

３はタイミング発生回路でおる。該タイミング発生回路
３にはリード／ライト信号Ｒ／Ｗが入力し、前記ＲＡＳ
ｉｎ、ＣＡＳｉｎのタイミング信号およびＷＥ低信号前
記コントローラ１に向けて出力される。また、データバ
リッド（Ｏａｔａ　　Ｖａｌｉｄ）信号ＤＶが出力され
る。

該ＤＶ倍信号、リード動作の時にはデータ信号線上にリ
ードデータが確定していることを示す信号でおり、ライ
ト動作の時にはイメージメモリ２への書き込みが完了し
たことを示す信号である。

４は読み出し時と、書き込み時で切り換わるゲートであ
る。

この従来装置において、イメージメモリ２上のエリアＡ
に書かれたデータを他のエリアＢに転送するときには、
次のような動作が行なわれる。まず、アドレスＡ。−Ａ
２４でイメージメモリ２のエリアＡをアドレスし、リー
ド／ライト信号Ｒ／Ｗをリードモードにする。これによ
って、エリアＡのデータを０ｏｕｔ端子から読み出し、
データ線およびゲート４を通ってデータを一時退避させ
る退避用メモリ１０に一旦格納する。

次に、アドレスＡｏ〜Ａ２４でイメージメモリ２のエリ
アＢをアドレスし、リード／ライト信号Ｒ／Ｗを書き込
みモードにする。そして、前記退避用メモリ１０に一旦
格納しておいたデータを該メモリから読み出してゲート
４を通りＤｉｎ端子に転送することにより、前記エリア
Ｂに書き込む。

次いで、アドレスＡＯ”’Ａ２４により、エリアＡをア
ドレスし、Ｄｉｎ端子にオールゼロのデータを送ること
により、エリアＡのデータをクリアする。

以上の３回のメモリアクセスにより、上記の転送動作を
終了する。

また、上記の従来装置を用いて、イメージメモリ２のエ
リアＡのデータをエリアＢのデータと重ね合せてエリア
Ｂに書き込むときの動作を、次に説明する。

まず、アドレスＡＯ”Ａ２４でイメージメモリ２のエリ
アＡをアクセスし、ＷＥをディスマーブル（リードモー
ド）にして、該エリアＡからデータをゲート４を介して
読み出し、退避用メモリ１０のあるエリアに一旦格納す
る。次に、アドレスＡＯ”’Ａ２４でエリアＢをアクセ
スし、上記と同様に該エリアＢのデータをゲート４を介
して読み出して、前記退避用メモリ１０の他のエリアに
一旦格納する。次に、該退避用メモリ１０に転送された
データを用いて重ね合せの処理（オア処理）を行ない、
重ね合せのデータ（オアデータ）を、該退避用メモリ１
０のざらに他のエリアに一旦格納する。続いて、アドレ
スＡＯ−Ａ２４でイメージメモリ２のエリアＢをアクセ
スし、ＷＥ倍信号イネーブル（書き込みモード）にして
、前記退避用メモリ１０からゲート４を介して入力端子
Ｄｉｎに送られてきた前記重ね合せデータ（オアデータ
）を記憶する。

以上の４回のメモリアクセスにより、重ね合せの処理が
終了する。

（発明が解決しようとする問題点） 上記した従来の技術は、次のような問題点を有していた
。

すなわち、イメージメモリ２のエリアＡのデータをエリ
アＢに転送する処理を行なうには３回のメモリアクセス
を要し、エリアＡのデータとエリアＢのデータを重ね合
せたデータをエリアＢに書き込む処理を行なうには４回
のメモリアクセスを要した。このため、メモリへのアク
セス回数が多く、処理時間が長くなるという問題がおっ
た。

本発明の目的は、前記した従来技術の問題点を除去し、
メモリに記憶されたデータに処理を加える際のメモリア
クセス回数を減少させることにより、処理の簡単化およ
び高速化を図ることにある。

本発明は、前述の問題点を解決するためになされたもの
である。

（問題点を解決するための手段および作用）前記の問題
点を解決するために、本発明は、モディファイライト命
令およびリードアンドクリア命令の少なくとも一つを出
力するタイミング発生回路と、少なくとも、リードアン
ドクリア命令時にイメージメモリにＯのデータを供給す
る手段と、モディファイライト命令時に有効となる二つ
の入力データを重ね合せる手段の一つとを具備し、前記
イメージメモリのおるエリアから他のエリアへのデータ
の転送、あるいは前記イメージメモリの二つのエリアに
記憶されているデータの重ね合せを、高速で行なわせる
ようにした点に特徴がある。

（実施例） 以下に図面を参照して、本発明の詳細な説明する。

第１図は本発明の一実施例のブロック図でおる。

図において、５は例えば、（０，Ｏ）、（１，Ｏ）。

（０，１＞および（１，”１）のファンクション信号が
入力すると、ライト（ｗｒｉｔｅ）信号、リード（ｒｅ
ａｄ　）信号、モディファイライト（ｍｏｄｉｆｙ　ｗ
ｒｉｔｅ）信号およびリードアンドクリア（ｒｅａｄ　
ａｎｄｃ！ｅａｒ）信号を出力するタイミング発生回路
、６および７は、それぞれ後で詳細に説明するスワップ
マスク回路および論理演算回路であり、第５図と同符号
は同一物を示す。

スワップマスク回路６には、イメージメモリ２のＤｏｕ
ｔ端子から出力されたデータと、退避用メモリ１０から
データ線およびゲート４を通って入力されてきたデータ
と、マスク信号とが入力する。

一方、論理演算回路７には前記１）Ｏｕｔ端子から出力
されたデータと、前記退避用メモリ１０からゲート４を
通って入力されてきたデータと、タイミング発生回路５
から出力されたモディファイライト信号とがパノノする
。スワップマスク回路６および論理）実弾回路７の出力
はオアゲート８に入力し、オアゲート８の出力はアンド
グー１−９の一方の端子に入力する。アンドゲート９の
他方の端子には、タイミング発生回路５から出力された
リードアンドクリア信号が入力する。

第２図はスワップマスク回路６の一興体例を示す回路図
である。この回路は前記退避用メモリ１０から読み出さ
れ、データ線を通って入力してくる３２ビツトのデータ
と、イメージメモリ２から読み出され［）Ｏｕｔ端子お
よびデータ線を経て出力される３２ビツトのデータの、
それぞれの上位１６ビツトと下位１６ビツトとの組み合
せを、マスク信号に応じて変えることができる回路であ
る。

２ビツトのマスク信号が（０，Ｏ）であると、アンドゲ
ートＡ１とＡ５が開き、前記退避用メモリ１０から読み
出された３２ビツトのデータの上位１６ビツトがアンド
ゲートＡ１、オアゲートＲ１を通り出力され、一方、該
３２ビツトのデータの下位１６ビツトがアンドゲートＡ
５、オアゲートＲ２を通り出力される。したがって、入
出力関係を見ると前記退避用メモリ１０から読み出され
た３２ビツトのデータがそのまま出力側に現われたこと
になる。

次に、前記マスク信号が（０，１）のときは、アンドゲ
ートＡ２とＡ６が開く。したがって、前記退避用メモリ
１０から読み出されたデータの上位１６ビツトと、イメ
ージメモリ２のＤｏｕｔ端子から出力された下位１６ビ
ツトとがセットとなって、出力に現われる。

同様に、マスク信号が（１，０）の時は、アンドゲート
Ａ３とＡ７が開き、イメージメモリ２の［）ｏｕｔ端子
から出力されたデータの上位１６ビツトと、前記退避用
メモリ１０から読み出されたデータの下位１６ビツトと
がセットになって出力される。

最後に、マスク信号が（１，１＞のときは、アンドゲー
トＡ４とＡ８が開き、出力側の上位１６ビツトにはイメ
ージメモリ２の□ｏｕｔ端子から出力されたデータの上
位１６ビツトが現われ、出力側の下位１６ビツトには、
前記退避用メモリ１０から読み出されたデータの上位１
６ビツトが現われる。

以上のように、スワップマスク回路６によれば、前記退
避用メモリ１０から読み出された３２ビツトのデータの
上位１６ビツトおよび下位１６ビツトと、Ｄｏｕｔ端子
から出力された３２ビツトのデータの上位１６ビツトお
よび下位１６ビツトとを、１６ビツトを単位として互い
に異なる組み合せに変更して、新たな３２ビツトのデー
タを作ることができる。

第３図は、論理演算回路７の一興体例を示す回路図であ
る。この回路は、モディファイライト信号がＨレベルの
時に動作し、イメージメモリ２のｏｏｕｔ端子から出力
されたデータと前記退避用メモリ１０から読み出された
データとを合成して出力する回路である。

次に、上記した構成を有する本実施例により、（１）イ
メージメモリ２上のエリアＡに書かれているデータを他
のエリアＢに転送する動作、および（２）イメージメモ
リ２のエリアＡのデータをエリアＢのデータと重ね合せ
てエリアＢに書き込む動作、につき順次説明する。

（１）イメージメモリ２上のエリアＡのデータをエリア
Ｂに転送する動作。

まず、タイミング発生回路５に入力するファンクション
信号をリードアンドクリアとする。これによって、アン
ドゲート９の出力はＯになる。この状態でアドレスＡＯ
”Ａ２４により、イメージメモリ２のエリアＡにアクセ
スする。そうすると、まず、エリアＡのデータが読み出
され、該読み出されたデータは［）Ｏｕｔ端子からデー
タ線、ゲート４を通って退避用メモリ１０に書き込まれ
、これが終ると、イメージメモリ２のエリアＡに□ｏｕ
ｔ端子に入力しているＯのデータが占き込まれる。

エリアＡの全てのデータを退避用メモリ１０に書き込む
動作、および該エリアＡにデータＯを書き込む動作が完
了すると、今度は前記ファンクション信号はノーマルラ
イトになる。該ファンクション信号がノーマルライトに
なると、イメージメモリ２に入力するＷＥ倍信号、ライ
トイネーブルになる。一方、前記退避用メモリ１０に記
憶されたエリアＡのデータはデータ線、ゲート４、スワ
ップマスク回路６、オアゲート８およびアンドゲート９
を通って□ｏｕｔ端子に入力する。この時、アドレスＡ
。−Ａ２４でイメージメモリ２のエリアＢをアクセスす
ると、エリアＢに□ｏｕｔ端子のデータが書き込まれる
。なお、ノーマルライト時は、スワップマスク回路６に
入力するマスク信号は（０，Ｏ）になっている。

以上のように、本実施例によれば、イメージメモリ２へ
のアクセスの回数は２回で済むことになる。

（２）イメージメモリ２のエリアＡのデータをエリアＢ
のデータと重ね合せてエリアＢに書き込む動作。

まず、ノーマルリードにして、イメージメモリ２のエリ
アＡをアクセスし、該エリアＡに記憶されていたデータ
を読み出す。読み出されたデータは［）ｏｕｔ端子から
ゲート４を経て、退避用メモリ１０に一旦記憶される。

次に、タイミング発生回路５に入力するファンクション
信号が、モディファイライト（ＭｏｄｉｆｙＷｒｉｔｅ
）にされる。これにより、論理演算回路７が能動状態に
なる。この時の第１図の主要部の信号のタイムヂャート
を第４図に示す。第４図中の時間は一例を示し、この例
では４８０ｎｓ（ナノ秒）が１記憶サイクルになってい
る。

第４図から明らかなように、モディファイライトのモー
ドになると、退避用メモリ１０に一旦格納されたイメー
ジメモリ２のエリアＡのデータはデータ線、ゲート４を
通って読み出され、論理演算回路７、オアゲート８およ
びアンドゲート９を通ってイメージメモリ２のＤｉｎ端
子に入力している。また、アドレスＡＯ”Ａ２４はイメ
ージメモリ２のエリアＢをアクセスしている。

モディファイライトのモードでは最初はり一ド（第４図
のＯ〜３５０ｎＳ＞であり、次にライト（第４図の３５
０〜４２０ｎｓ＞になり、その後、再びリード（第４図
の４２０〜４８０ｎｓ）に戻る。

したがって、最初のリード時に、前記エリアＢのデータ
は読み出され□ｏｕｔ端子から出力される。

なお、このエリアＢから読み出されたデータは、イメー
ジメモリ２中の図示されていないバッファ等により一時
保持されている。

［）ｏｕｔ端子からエリアＢのデータが読み出されると
、このデータは論理演算回路７で退避用メモリ１０から
出力されている前記エリアＡのデータと重ね合わされて
、イメージメモリ２の［）ｉｎＱｉ子に入力する。この
重ね合されたデータがモディファイドデータ（Ｍｏｄｉ
ｆｉｅｄ　Ｄａｔａ　）である。

次いで、ＷＥ倍信号イネーブルになると、該モディファ
イドデータはイメージメモリ２のエリアＢに書き込まれ
る。これによりエリアＡのデータをエリアＢのデータと
重ね合せてエリアＢに書き込む動作は完了する。

この動作は、上記の説明から明らかなように、イメージ
メモリ２へのアクセスの回数は２回で済む。

（３）その他の動作。

ファンクション信号をノーマルリードにして、イメージ
メモリ２のエリアＡのデータを読み出し、退避用メモリ
１０に一旦格納する。次に、スワップマスク回路６に入
力するマスク信号を（０，０＞以外の所望の信号にし、
かつアドレスＡ。−Ａ２４でエリアＢを選び最初のある
期間リードとし、その後ライトにすると、エリアＡのデ
ータの上位１６ヒツトと下位１６ビツトと、エリアＢの
データの上位１６ビツトと下位１６ビツトが前記マスク
信号に応じて互換されたデータがエリアＢに記憶される
。

この動作は、イメージメモリ２へ２回アクセスするだけ
で実行することができる。

（発明の効果） 以上の説明から明らかなように、本発明によれば、つぎ
のような効果が達成される。

イメージメモリ上のめるエリアのデータを他のエリアに
転送する処理、おるいはデータを重ね合せる処理を、従
来装置より少ないイメージメモリへのアクセス回数で行
なうことができる。このため、上記の処理を高速で行な
うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のスワップマスク回路の一興体例を示す回路図、第３
図は第１図の論理演算回路の一興体例を示す回路図、第
４図はモディファイライト時の第１図の主要部の信号の
タイムチャート、第５図は従来装置のブロック図を示す
。

Claims (2)

【特許請求の範囲】
1. （１）メモリと、該メモリにアドレスおよびリード／ラ
   イトの制御信号を供給するコントローラと、ファンクシ
   ョン信号を入力として、モディファイライト命令および
   リードアンドクリア命令の少なくとも一つの命令を出力
   すると共に各種のタイミング信号を出力するタイミング
   発生回路と、前記メモリの出力端子に接続されたリード
   時とライト時で切り換えられるゲート手段と、少なくと
   も前記リードアンドクリア命令によつて前記メモリの入
   力端子に０のデータを供給する手段と、前記モディフア
   ライト命令によって有効にされる、前記ゲート手段を介
   して送られてきたデータと前記メモリの出力端から出力
   されてきたデータとを重ね合せる論理演算回路の一つと
   を具備したことを特徴とするメモリ装置。
2. （２）前記ゲート手段を通って入力されてきたデータと
   前記イメージメモリの出力端から送られてきたデータの
   上位ビットと下位ビットの組み合せを変えるスワツプマ
   スク回路を、前記論理演算回路と並列に設けたことを特
   徴とする前記特許請求の範囲第１項記載のメモリ装置。