JPS62211775A - メモリ装置 - Google Patents
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- JPS62211775A JPS62211775A JP5371286A JP5371286A JPS62211775A JP S62211775 A JPS62211775 A JP S62211775A JP 5371286 A JP5371286 A JP 5371286A JP 5371286 A JP5371286 A JP 5371286A JP S62211775 A JPS62211775 A JP S62211775A
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- 230000006870 function Effects 0.000 claims abstract description 10
- 239000003607 modifier Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- PRPINYUDVPFIRX-UHFFFAOYSA-N 1-naphthaleneacetic acid Chemical compound C1=CC=C2C(CC(=O)O)=CC=CC2=C1 PRPINYUDVPFIRX-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、メモリ装置に関するものでおり、特にメモリ
上のあるエリアく領域)に書かれた画像等のデータを、
該メモリ上の他のエリアに移動する処理、あるいはメモ
リ上のおるエリアに書かれたデータを、他のエリアのデ
ータと重ね合わせて該他のエリアの上に書き込む処理等
を高速に行なうことができるようにしたメモリ装置に関
するものである。
上のあるエリアく領域)に書かれた画像等のデータを、
該メモリ上の他のエリアに移動する処理、あるいはメモ
リ上のおるエリアに書かれたデータを、他のエリアのデ
ータと重ね合わせて該他のエリアの上に書き込む処理等
を高速に行なうことができるようにしたメモリ装置に関
するものである。
(従来の技術)
第5図は従来のメモリ装置の一例を示すブロック図でお
る。
る。
図において、1はDRAMコントローラである。
このコントローラ1には、イメージメモリ2のアドレス
を示すアドレスAO”A24と、アドレス線にアドレス
Ao〜A24が確定していることを示す信号でおるアド
レス ストローブAsと、ロウアドレス ストローブ
イン(row addressstrobe in )
RASinと、カラム アドレス ストローブ イン
(column address 5trobe in
) CA31nと、ライトイネーブルWEの各信号が入
力する。一方、該コントローラ1からはアドレスAo〜
A8.RAS、CAS、およびWEの各信号がイメージ
メモリ2に出力される。
を示すアドレスAO”A24と、アドレス線にアドレス
Ao〜A24が確定していることを示す信号でおるアド
レス ストローブAsと、ロウアドレス ストローブ
イン(row addressstrobe in )
RASinと、カラム アドレス ストローブ イン
(column address 5trobe in
) CA31nと、ライトイネーブルWEの各信号が入
力する。一方、該コントローラ1からはアドレスAo〜
A8.RAS、CAS、およびWEの各信号がイメージ
メモリ2に出力される。
アドレスAo〜A24は、イメージメモリ2のチップを
選択するためのRASおよびCAS信号と、選択された
チップ内のアドレスである18ビツトのアドレスを含ん
でいる。コントローラ1は25ビツトのアドレスAO”
A24から、第1のタイミングで、例えば、アドレスA
。〜A24の下位9ビツトのアドレスA。−A8をイメ
ージメモリ2に転送し、次の第2のタイミングで、次位
9ビツトのアドレスA9〜A17をイメージメモリ2に
転送する。また、コントローラ1はアドレスA18〜A
24の中からRASおよびCASを抽出し、RASin
およびcAs+nのタイミング信号と同期しイメージメ
モリ2に送出する。ライトイネーブル信号WEは例えば
Lレベルでイネーブル、Hレベルでディスエーブルでお
り、イメージメモリ2はWEがLレベルのときは書き込
みを行ない、Hレベルで読みだしを行なう。
選択するためのRASおよびCAS信号と、選択された
チップ内のアドレスである18ビツトのアドレスを含ん
でいる。コントローラ1は25ビツトのアドレスAO”
A24から、第1のタイミングで、例えば、アドレスA
。〜A24の下位9ビツトのアドレスA。−A8をイメ
ージメモリ2に転送し、次の第2のタイミングで、次位
9ビツトのアドレスA9〜A17をイメージメモリ2に
転送する。また、コントローラ1はアドレスA18〜A
24の中からRASおよびCASを抽出し、RASin
およびcAs+nのタイミング信号と同期しイメージメ
モリ2に送出する。ライトイネーブル信号WEは例えば
Lレベルでイネーブル、Hレベルでディスエーブルでお
り、イメージメモリ2はWEがLレベルのときは書き込
みを行ない、Hレベルで読みだしを行なう。
2はイメージメモリでおり、複数個のDRAMのチップ
から構成されている。このイメージメモリ2はその内部
にバッファを有しており、前記の第1のタイミングで送
られてくるアドレスA。〜A8を一時記憶する機能を有
している。書き込まれるべきデータは32ビツトのパラ
レル信号でデータイン端子Dinに入力し、またデータ
アウト端子Doutから読み出される。
から構成されている。このイメージメモリ2はその内部
にバッファを有しており、前記の第1のタイミングで送
られてくるアドレスA。〜A8を一時記憶する機能を有
している。書き込まれるべきデータは32ビツトのパラ
レル信号でデータイン端子Dinに入力し、またデータ
アウト端子Doutから読み出される。
3はタイミング発生回路でおる。該タイミング発生回路
3にはリード/ライト信号R/Wが入力し、前記RAS
in、CASinのタイミング信号およびWE低信号前
記コントローラ1に向けて出力される。また、データバ
リッド(Oata Valid)信号DVが出力され
る。
3にはリード/ライト信号R/Wが入力し、前記RAS
in、CASinのタイミング信号およびWE低信号前
記コントローラ1に向けて出力される。また、データバ
リッド(Oata Valid)信号DVが出力され
る。
該DV倍信号、リード動作の時にはデータ信号線上にリ
ードデータが確定していることを示す信号でおり、ライ
ト動作の時にはイメージメモリ2への書き込みが完了し
たことを示す信号である。
ードデータが確定していることを示す信号でおり、ライ
ト動作の時にはイメージメモリ2への書き込みが完了し
たことを示す信号である。
4は読み出し時と、書き込み時で切り換わるゲートであ
る。
る。
この従来装置において、イメージメモリ2上のエリアA
に書かれたデータを他のエリアBに転送するときには、
次のような動作が行なわれる。まず、アドレスA。−A
24でイメージメモリ2のエリアAをアドレスし、リー
ド/ライト信号R/Wをリードモードにする。これによ
って、エリアAのデータを0out端子から読み出し、
データ線およびゲート4を通ってデータを一時退避させ
る退避用メモリ10に一旦格納する。
に書かれたデータを他のエリアBに転送するときには、
次のような動作が行なわれる。まず、アドレスA。−A
24でイメージメモリ2のエリアAをアドレスし、リー
ド/ライト信号R/Wをリードモードにする。これによ
って、エリアAのデータを0out端子から読み出し、
データ線およびゲート4を通ってデータを一時退避させ
る退避用メモリ10に一旦格納する。
次に、アドレスAo〜A24でイメージメモリ2のエリ
アBをアドレスし、リード/ライト信号R/Wを書き込
みモードにする。そして、前記退避用メモリ10に一旦
格納しておいたデータを該メモリから読み出してゲート
4を通りDin端子に転送することにより、前記エリア
Bに書き込む。
アBをアドレスし、リード/ライト信号R/Wを書き込
みモードにする。そして、前記退避用メモリ10に一旦
格納しておいたデータを該メモリから読み出してゲート
4を通りDin端子に転送することにより、前記エリア
Bに書き込む。
次いで、アドレスAO”’A24により、エリアAをア
ドレスし、Din端子にオールゼロのデータを送ること
により、エリアAのデータをクリアする。
ドレスし、Din端子にオールゼロのデータを送ること
により、エリアAのデータをクリアする。
以上の3回のメモリアクセスにより、上記の転送動作を
終了する。
終了する。
また、上記の従来装置を用いて、イメージメモリ2のエ
リアAのデータをエリアBのデータと重ね合せてエリア
Bに書き込むときの動作を、次に説明する。
リアAのデータをエリアBのデータと重ね合せてエリア
Bに書き込むときの動作を、次に説明する。
まず、アドレスAO”A24でイメージメモリ2のエリ
アAをアクセスし、WEをディスマーブル(リードモー
ド)にして、該エリアAからデータをゲート4を介して
読み出し、退避用メモリ10のあるエリアに一旦格納す
る。次に、アドレスAO”’A24でエリアBをアクセ
スし、上記と同様に該エリアBのデータをゲート4を介
して読み出して、前記退避用メモリ10の他のエリアに
一旦格納する。次に、該退避用メモリ10に転送された
データを用いて重ね合せの処理(オア処理)を行ない、
重ね合せのデータ(オアデータ)を、該退避用メモリ1
0のざらに他のエリアに一旦格納する。続いて、アドレ
スAO−A24でイメージメモリ2のエリアBをアクセ
スし、WE倍信号イネーブル(書き込みモード)にして
、前記退避用メモリ10からゲート4を介して入力端子
Dinに送られてきた前記重ね合せデータ(オアデータ
)を記憶する。
アAをアクセスし、WEをディスマーブル(リードモー
ド)にして、該エリアAからデータをゲート4を介して
読み出し、退避用メモリ10のあるエリアに一旦格納す
る。次に、アドレスAO”’A24でエリアBをアクセ
スし、上記と同様に該エリアBのデータをゲート4を介
して読み出して、前記退避用メモリ10の他のエリアに
一旦格納する。次に、該退避用メモリ10に転送された
データを用いて重ね合せの処理(オア処理)を行ない、
重ね合せのデータ(オアデータ)を、該退避用メモリ1
0のざらに他のエリアに一旦格納する。続いて、アドレ
スAO−A24でイメージメモリ2のエリアBをアクセ
スし、WE倍信号イネーブル(書き込みモード)にして
、前記退避用メモリ10からゲート4を介して入力端子
Dinに送られてきた前記重ね合せデータ(オアデータ
)を記憶する。
以上の4回のメモリアクセスにより、重ね合せの処理が
終了する。
終了する。
(発明が解決しようとする問題点)
上記した従来の技術は、次のような問題点を有していた
。
。
すなわち、イメージメモリ2のエリアAのデータをエリ
アBに転送する処理を行なうには3回のメモリアクセス
を要し、エリアAのデータとエリアBのデータを重ね合
せたデータをエリアBに書き込む処理を行なうには4回
のメモリアクセスを要した。このため、メモリへのアク
セス回数が多く、処理時間が長くなるという問題がおっ
た。
アBに転送する処理を行なうには3回のメモリアクセス
を要し、エリアAのデータとエリアBのデータを重ね合
せたデータをエリアBに書き込む処理を行なうには4回
のメモリアクセスを要した。このため、メモリへのアク
セス回数が多く、処理時間が長くなるという問題がおっ
た。
本発明の目的は、前記した従来技術の問題点を除去し、
メモリに記憶されたデータに処理を加える際のメモリア
クセス回数を減少させることにより、処理の簡単化およ
び高速化を図ることにある。
メモリに記憶されたデータに処理を加える際のメモリア
クセス回数を減少させることにより、処理の簡単化およ
び高速化を図ることにある。
本発明は、前述の問題点を解決するためになされたもの
である。
である。
(問題点を解決するための手段および作用)前記の問題
点を解決するために、本発明は、モディファイライト命
令およびリードアンドクリア命令の少なくとも一つを出
力するタイミング発生回路と、少なくとも、リードアン
ドクリア命令時にイメージメモリにOのデータを供給す
る手段と、モディファイライト命令時に有効となる二つ
の入力データを重ね合せる手段の一つとを具備し、前記
イメージメモリのおるエリアから他のエリアへのデータ
の転送、あるいは前記イメージメモリの二つのエリアに
記憶されているデータの重ね合せを、高速で行なわせる
ようにした点に特徴がある。
点を解決するために、本発明は、モディファイライト命
令およびリードアンドクリア命令の少なくとも一つを出
力するタイミング発生回路と、少なくとも、リードアン
ドクリア命令時にイメージメモリにOのデータを供給す
る手段と、モディファイライト命令時に有効となる二つ
の入力データを重ね合せる手段の一つとを具備し、前記
イメージメモリのおるエリアから他のエリアへのデータ
の転送、あるいは前記イメージメモリの二つのエリアに
記憶されているデータの重ね合せを、高速で行なわせる
ようにした点に特徴がある。
(実施例)
以下に図面を参照して、本発明の詳細な説明する。
第1図は本発明の一実施例のブロック図でおる。
図において、5は例えば、(0,O)、(1,O)。
(0,1>および(1,”1)のファンクション信号が
入力すると、ライト(write)信号、リード(re
ad )信号、モディファイライト(modify w
rite)信号およびリードアンドクリア(read
andc!ear)信号を出力するタイミング発生回路
、6および7は、それぞれ後で詳細に説明するスワップ
マスク回路および論理演算回路であり、第5図と同符号
は同一物を示す。
入力すると、ライト(write)信号、リード(re
ad )信号、モディファイライト(modify w
rite)信号およびリードアンドクリア(read
andc!ear)信号を出力するタイミング発生回路
、6および7は、それぞれ後で詳細に説明するスワップ
マスク回路および論理演算回路であり、第5図と同符号
は同一物を示す。
スワップマスク回路6には、イメージメモリ2のDou
t端子から出力されたデータと、退避用メモリ10から
データ線およびゲート4を通って入力されてきたデータ
と、マスク信号とが入力する。
t端子から出力されたデータと、退避用メモリ10から
データ線およびゲート4を通って入力されてきたデータ
と、マスク信号とが入力する。
一方、論理演算回路7には前記1)Out端子から出力
されたデータと、前記退避用メモリ10からゲート4を
通って入力されてきたデータと、タイミング発生回路5
から出力されたモディファイライト信号とがパノノする
。スワップマスク回路6および論理)実弾回路7の出力
はオアゲート8に入力し、オアゲート8の出力はアンド
グー1−9の一方の端子に入力する。アンドゲート9の
他方の端子には、タイミング発生回路5から出力された
リードアンドクリア信号が入力する。
されたデータと、前記退避用メモリ10からゲート4を
通って入力されてきたデータと、タイミング発生回路5
から出力されたモディファイライト信号とがパノノする
。スワップマスク回路6および論理)実弾回路7の出力
はオアゲート8に入力し、オアゲート8の出力はアンド
グー1−9の一方の端子に入力する。アンドゲート9の
他方の端子には、タイミング発生回路5から出力された
リードアンドクリア信号が入力する。
第2図はスワップマスク回路6の一興体例を示す回路図
である。この回路は前記退避用メモリ10から読み出さ
れ、データ線を通って入力してくる32ビツトのデータ
と、イメージメモリ2から読み出され[)Out端子お
よびデータ線を経て出力される32ビツトのデータの、
それぞれの上位16ビツトと下位16ビツトとの組み合
せを、マスク信号に応じて変えることができる回路であ
る。
である。この回路は前記退避用メモリ10から読み出さ
れ、データ線を通って入力してくる32ビツトのデータ
と、イメージメモリ2から読み出され[)Out端子お
よびデータ線を経て出力される32ビツトのデータの、
それぞれの上位16ビツトと下位16ビツトとの組み合
せを、マスク信号に応じて変えることができる回路であ
る。
2ビツトのマスク信号が(0,O)であると、アンドゲ
ートA1とA5が開き、前記退避用メモリ10から読み
出された32ビツトのデータの上位16ビツトがアンド
ゲートA1、オアゲートR1を通り出力され、一方、該
32ビツトのデータの下位16ビツトがアンドゲートA
5、オアゲートR2を通り出力される。したがって、入
出力関係を見ると前記退避用メモリ10から読み出され
た32ビツトのデータがそのまま出力側に現われたこと
になる。
ートA1とA5が開き、前記退避用メモリ10から読み
出された32ビツトのデータの上位16ビツトがアンド
ゲートA1、オアゲートR1を通り出力され、一方、該
32ビツトのデータの下位16ビツトがアンドゲートA
5、オアゲートR2を通り出力される。したがって、入
出力関係を見ると前記退避用メモリ10から読み出され
た32ビツトのデータがそのまま出力側に現われたこと
になる。
次に、前記マスク信号が(0,1)のときは、アンドゲ
ートA2とA6が開く。したがって、前記退避用メモリ
10から読み出されたデータの上位16ビツトと、イメ
ージメモリ2のDout端子から出力された下位16ビ
ツトとがセットとなって、出力に現われる。
ートA2とA6が開く。したがって、前記退避用メモリ
10から読み出されたデータの上位16ビツトと、イメ
ージメモリ2のDout端子から出力された下位16ビ
ツトとがセットとなって、出力に現われる。
同様に、マスク信号が(1,0)の時は、アンドゲート
A3とA7が開き、イメージメモリ2の[)out端子
から出力されたデータの上位16ビツトと、前記退避用
メモリ10から読み出されたデータの下位16ビツトと
がセットになって出力される。
A3とA7が開き、イメージメモリ2の[)out端子
から出力されたデータの上位16ビツトと、前記退避用
メモリ10から読み出されたデータの下位16ビツトと
がセットになって出力される。
最後に、マスク信号が(1,1>のときは、アンドゲー
トA4とA8が開き、出力側の上位16ビツトにはイメ
ージメモリ2の□out端子から出力されたデータの上
位16ビツトが現われ、出力側の下位16ビツトには、
前記退避用メモリ10から読み出されたデータの上位1
6ビツトが現われる。
トA4とA8が開き、出力側の上位16ビツトにはイメ
ージメモリ2の□out端子から出力されたデータの上
位16ビツトが現われ、出力側の下位16ビツトには、
前記退避用メモリ10から読み出されたデータの上位1
6ビツトが現われる。
以上のように、スワップマスク回路6によれば、前記退
避用メモリ10から読み出された32ビツトのデータの
上位16ビツトおよび下位16ビツトと、Dout端子
から出力された32ビツトのデータの上位16ビツトお
よび下位16ビツトとを、16ビツトを単位として互い
に異なる組み合せに変更して、新たな32ビツトのデー
タを作ることができる。
避用メモリ10から読み出された32ビツトのデータの
上位16ビツトおよび下位16ビツトと、Dout端子
から出力された32ビツトのデータの上位16ビツトお
よび下位16ビツトとを、16ビツトを単位として互い
に異なる組み合せに変更して、新たな32ビツトのデー
タを作ることができる。
第3図は、論理演算回路7の一興体例を示す回路図であ
る。この回路は、モディファイライト信号がHレベルの
時に動作し、イメージメモリ2のoout端子から出力
されたデータと前記退避用メモリ10から読み出された
データとを合成して出力する回路である。
る。この回路は、モディファイライト信号がHレベルの
時に動作し、イメージメモリ2のoout端子から出力
されたデータと前記退避用メモリ10から読み出された
データとを合成して出力する回路である。
次に、上記した構成を有する本実施例により、(1)イ
メージメモリ2上のエリアAに書かれているデータを他
のエリアBに転送する動作、および(2)イメージメモ
リ2のエリアAのデータをエリアBのデータと重ね合せ
てエリアBに書き込む動作、につき順次説明する。
メージメモリ2上のエリアAに書かれているデータを他
のエリアBに転送する動作、および(2)イメージメモ
リ2のエリアAのデータをエリアBのデータと重ね合せ
てエリアBに書き込む動作、につき順次説明する。
(1)イメージメモリ2上のエリアAのデータをエリア
Bに転送する動作。
Bに転送する動作。
まず、タイミング発生回路5に入力するファンクション
信号をリードアンドクリアとする。これによって、アン
ドゲート9の出力はOになる。この状態でアドレスAO
”A24により、イメージメモリ2のエリアAにアクセ
スする。そうすると、まず、エリアAのデータが読み出
され、該読み出されたデータは[)Out端子からデー
タ線、ゲート4を通って退避用メモリ10に書き込まれ
、これが終ると、イメージメモリ2のエリアAに□ou
t端子に入力しているOのデータが占き込まれる。
信号をリードアンドクリアとする。これによって、アン
ドゲート9の出力はOになる。この状態でアドレスAO
”A24により、イメージメモリ2のエリアAにアクセ
スする。そうすると、まず、エリアAのデータが読み出
され、該読み出されたデータは[)Out端子からデー
タ線、ゲート4を通って退避用メモリ10に書き込まれ
、これが終ると、イメージメモリ2のエリアAに□ou
t端子に入力しているOのデータが占き込まれる。
エリアAの全てのデータを退避用メモリ10に書き込む
動作、および該エリアAにデータOを書き込む動作が完
了すると、今度は前記ファンクション信号はノーマルラ
イトになる。該ファンクション信号がノーマルライトに
なると、イメージメモリ2に入力するWE倍信号、ライ
トイネーブルになる。一方、前記退避用メモリ10に記
憶されたエリアAのデータはデータ線、ゲート4、スワ
ップマスク回路6、オアゲート8およびアンドゲート9
を通って□out端子に入力する。この時、アドレスA
。−A24でイメージメモリ2のエリアBをアクセスす
ると、エリアBに□out端子のデータが書き込まれる
。なお、ノーマルライト時は、スワップマスク回路6に
入力するマスク信号は(0,O)になっている。
動作、および該エリアAにデータOを書き込む動作が完
了すると、今度は前記ファンクション信号はノーマルラ
イトになる。該ファンクション信号がノーマルライトに
なると、イメージメモリ2に入力するWE倍信号、ライ
トイネーブルになる。一方、前記退避用メモリ10に記
憶されたエリアAのデータはデータ線、ゲート4、スワ
ップマスク回路6、オアゲート8およびアンドゲート9
を通って□out端子に入力する。この時、アドレスA
。−A24でイメージメモリ2のエリアBをアクセスす
ると、エリアBに□out端子のデータが書き込まれる
。なお、ノーマルライト時は、スワップマスク回路6に
入力するマスク信号は(0,O)になっている。
以上のように、本実施例によれば、イメージメモリ2へ
のアクセスの回数は2回で済むことになる。
のアクセスの回数は2回で済むことになる。
(2)イメージメモリ2のエリアAのデータをエリアB
のデータと重ね合せてエリアBに書き込む動作。
のデータと重ね合せてエリアBに書き込む動作。
まず、ノーマルリードにして、イメージメモリ2のエリ
アAをアクセスし、該エリアAに記憶されていたデータ
を読み出す。読み出されたデータは[)out端子から
ゲート4を経て、退避用メモリ10に一旦記憶される。
アAをアクセスし、該エリアAに記憶されていたデータ
を読み出す。読み出されたデータは[)out端子から
ゲート4を経て、退避用メモリ10に一旦記憶される。
次に、タイミング発生回路5に入力するファンクション
信号が、モディファイライト(ModifyWrite
)にされる。これにより、論理演算回路7が能動状態に
なる。この時の第1図の主要部の信号のタイムヂャート
を第4図に示す。第4図中の時間は一例を示し、この例
では480ns(ナノ秒)が1記憶サイクルになってい
る。
信号が、モディファイライト(ModifyWrite
)にされる。これにより、論理演算回路7が能動状態に
なる。この時の第1図の主要部の信号のタイムヂャート
を第4図に示す。第4図中の時間は一例を示し、この例
では480ns(ナノ秒)が1記憶サイクルになってい
る。
第4図から明らかなように、モディファイライトのモー
ドになると、退避用メモリ10に一旦格納されたイメー
ジメモリ2のエリアAのデータはデータ線、ゲート4を
通って読み出され、論理演算回路7、オアゲート8およ
びアンドゲート9を通ってイメージメモリ2のDin端
子に入力している。また、アドレスAO”A24はイメ
ージメモリ2のエリアBをアクセスしている。
ドになると、退避用メモリ10に一旦格納されたイメー
ジメモリ2のエリアAのデータはデータ線、ゲート4を
通って読み出され、論理演算回路7、オアゲート8およ
びアンドゲート9を通ってイメージメモリ2のDin端
子に入力している。また、アドレスAO”A24はイメ
ージメモリ2のエリアBをアクセスしている。
モディファイライトのモードでは最初はり一ド(第4図
のO〜350nS>であり、次にライト(第4図の35
0〜420ns>になり、その後、再びリード(第4図
の420〜480ns)に戻る。
のO〜350nS>であり、次にライト(第4図の35
0〜420ns>になり、その後、再びリード(第4図
の420〜480ns)に戻る。
したがって、最初のリード時に、前記エリアBのデータ
は読み出され□out端子から出力される。
は読み出され□out端子から出力される。
なお、このエリアBから読み出されたデータは、イメー
ジメモリ2中の図示されていないバッファ等により一時
保持されている。
ジメモリ2中の図示されていないバッファ等により一時
保持されている。
[)out端子からエリアBのデータが読み出されると
、このデータは論理演算回路7で退避用メモリ10から
出力されている前記エリアAのデータと重ね合わされて
、イメージメモリ2の[)inQi子に入力する。この
重ね合されたデータがモディファイドデータ(Modi
fied Data )である。
、このデータは論理演算回路7で退避用メモリ10から
出力されている前記エリアAのデータと重ね合わされて
、イメージメモリ2の[)inQi子に入力する。この
重ね合されたデータがモディファイドデータ(Modi
fied Data )である。
次いで、WE倍信号イネーブルになると、該モディファ
イドデータはイメージメモリ2のエリアBに書き込まれ
る。これによりエリアAのデータをエリアBのデータと
重ね合せてエリアBに書き込む動作は完了する。
イドデータはイメージメモリ2のエリアBに書き込まれ
る。これによりエリアAのデータをエリアBのデータと
重ね合せてエリアBに書き込む動作は完了する。
この動作は、上記の説明から明らかなように、イメージ
メモリ2へのアクセスの回数は2回で済む。
メモリ2へのアクセスの回数は2回で済む。
(3)その他の動作。
ファンクション信号をノーマルリードにして、イメージ
メモリ2のエリアAのデータを読み出し、退避用メモリ
10に一旦格納する。次に、スワップマスク回路6に入
力するマスク信号を(0,0>以外の所望の信号にし、
かつアドレスA。−A24でエリアBを選び最初のある
期間リードとし、その後ライトにすると、エリアAのデ
ータの上位16ヒツトと下位16ビツトと、エリアBの
データの上位16ビツトと下位16ビツトが前記マスク
信号に応じて互換されたデータがエリアBに記憶される
。
メモリ2のエリアAのデータを読み出し、退避用メモリ
10に一旦格納する。次に、スワップマスク回路6に入
力するマスク信号を(0,0>以外の所望の信号にし、
かつアドレスA。−A24でエリアBを選び最初のある
期間リードとし、その後ライトにすると、エリアAのデ
ータの上位16ヒツトと下位16ビツトと、エリアBの
データの上位16ビツトと下位16ビツトが前記マスク
信号に応じて互換されたデータがエリアBに記憶される
。
この動作は、イメージメモリ2へ2回アクセスするだけ
で実行することができる。
で実行することができる。
(発明の効果)
以上の説明から明らかなように、本発明によれば、つぎ
のような効果が達成される。
のような効果が達成される。
イメージメモリ上のめるエリアのデータを他のエリアに
転送する処理、おるいはデータを重ね合せる処理を、従
来装置より少ないイメージメモリへのアクセス回数で行
なうことができる。このため、上記の処理を高速で行な
うことができる。
転送する処理、おるいはデータを重ね合せる処理を、従
来装置より少ないイメージメモリへのアクセス回数で行
なうことができる。このため、上記の処理を高速で行な
うことができる。
第1図は本発明の一実施例のブロック図、第2図は第1
図のスワップマスク回路の一興体例を示す回路図、第3
図は第1図の論理演算回路の一興体例を示す回路図、第
4図はモディファイライト時の第1図の主要部の信号の
タイムチャート、第5図は従来装置のブロック図を示す
。
図のスワップマスク回路の一興体例を示す回路図、第3
図は第1図の論理演算回路の一興体例を示す回路図、第
4図はモディファイライト時の第1図の主要部の信号の
タイムチャート、第5図は従来装置のブロック図を示す
。
Claims (2)
- (1)メモリと、該メモリにアドレスおよびリード/ラ
イトの制御信号を供給するコントローラと、ファンクシ
ョン信号を入力として、モディファイライト命令および
リードアンドクリア命令の少なくとも一つの命令を出力
すると共に各種のタイミング信号を出力するタイミング
発生回路と、前記メモリの出力端子に接続されたリード
時とライト時で切り換えられるゲート手段と、少なくと
も前記リードアンドクリア命令によつて前記メモリの入
力端子に0のデータを供給する手段と、前記モディフア
ライト命令によって有効にされる、前記ゲート手段を介
して送られてきたデータと前記メモリの出力端から出力
されてきたデータとを重ね合せる論理演算回路の一つと
を具備したことを特徴とするメモリ装置。 - (2)前記ゲート手段を通って入力されてきたデータと
前記イメージメモリの出力端から送られてきたデータの
上位ビットと下位ビットの組み合せを変えるスワツプマ
スク回路を、前記論理演算回路と並列に設けたことを特
徴とする前記特許請求の範囲第1項記載のメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5371286A JPS62211775A (ja) | 1986-03-13 | 1986-03-13 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5371286A JPS62211775A (ja) | 1986-03-13 | 1986-03-13 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62211775A true JPS62211775A (ja) | 1987-09-17 |
Family
ID=12950442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5371286A Pending JPS62211775A (ja) | 1986-03-13 | 1986-03-13 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62211775A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58129552A (ja) * | 1982-01-28 | 1983-08-02 | Hitachi Ltd | 演算処理装置 |
JPS60196855A (ja) * | 1984-03-19 | 1985-10-05 | Casio Comput Co Ltd | メモリ制御方式 |
-
1986
- 1986-03-13 JP JP5371286A patent/JPS62211775A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58129552A (ja) * | 1982-01-28 | 1983-08-02 | Hitachi Ltd | 演算処理装置 |
JPS60196855A (ja) * | 1984-03-19 | 1985-10-05 | Casio Comput Co Ltd | メモリ制御方式 |
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