JPS58129552A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、メモリよシ続出されたデータと画像データに
もとづき演算を行ない、その演算結果は再びメモリに書
込される演算処理装置に関し、特にリアルタイム処理を
行なうのに好適な演算処理装置に関するものである。

リードモデファイライト処理を行なう演算処理装置は一
般にｌｌｊ偉処理に用いられるが、その場合テレビレー
トの高速処理が要求されるものとなっている。第１図は
画像処理装置に用いた場合での例を示したものであるが
、これによると画像メモリ３よシ読出され九濃淡＃Ｊ儂
データ（多値化データ）あるいＩＩ′ｉ２値化画像デー
タは特徴抽出装置２によシー素毎にその特徴が抽出され
、抽出され九特黴データとｌｌ１１ｇ／Ｉメモリ３から
の画像データを用い演算処理装置１は累積などの各種演
算を行なうようＫしてなる。各種演算を行なうことＫよ
シ濃淡ヒスドグ２ムや画像内における要素の圓積、重心
などが作成あるいは求められるようになっているもので
ある。

しかしながら、従来技術に係る演算処理装置においては
テレビレートの高速処理が困−でｉｂ、場合によっては
演算結果なメ４＋７に書込し得ないという欠点がある。

この欠点を１ｓ２図、第３図によシ詳細に説明すれば以
下のようである。

即ち、第２図は従来技術に係る演算処理装置の一般的な
構成を示したもので、第１図における特徴データはアド
レスレジスタ１１０を介し特徴データ累積メモリ１００
にアドレス信号１５２として入力されるようになってい
る。特徴データは具体的にはパターン個有のラベルナン
ノ（を示している。テレビレートの画素クロック信号１
５１によって特徴データ、画像データはそれぞれアドレ
スレジスタ１１０．データレジスタ１２０にセットされ
るが、このうち画像データは演算器１５０に直接与えら
れる。一方、Ｒ／Ｗ制御信号１５７をリードモードにお
いた状態でＲＡＭとしての特徴データ累積メモリ１００
を特徴データによってアクセスすれば、その特徴データ
対応のアドレスからはその特徴データ対応の内容がメモ
リデータ／（ス１５３、メモリデータレジスタ１３０、
演算器入力データバス１５４を介し演算器１５０に読み
出されるが、これが画像データとの間で演算されるよう
になっているものである。演算器１５０より出力される
演算結果１５５はバッファ１４０、メモリ書込専用パス
１５６、メモリデータバス１５３を介し特徴データ累積
メモリ１００内における特徴データ対応のアドレスに書
き込まれるといった処理が行なわれているわけである。

なお、符号１５８は続出に賛する時間経過後メモリ制御
回路（図示せず）よシ出力されるリードデータラッチ信
号を、を九、符号１５９はデータ書込に要する時間の間
出力される書込データ送出信号を示す。

第３図（ａ）〜（２）はその要部における入出力信号の
タイ建ングを示し九ものである。これＫよると特徴デー
タは画素クロック信号１５１（第３図（ａ）参照）の立
上シでアドレスレジスタ１１０に順次セットされるが、
セットし終るまでＫある程度の時間を豪する。即ち、画
素クロック信号１５１の立上シから時間り後にアドレス
レジスタ１１０よりその特徴データ（ムＤＤＲ１）が第
３図Ｑ０１）に示す如くアドレス信号１５２として出力
されるｔのである。このアドレス信号１５２の出力時点
から時間１、後にメモリデータバス１５３上にはそのア
ドレス対応の内容が、更に時間ｔ、後には演算器入力デ
ータパス１５４上にその内容が読み出されることが第３
図（Ｃ）、ψ）に示されているが、これからも判るよう
に続出に１．＋１．＋１．もの多くの時間を要すること
になる。この後演算器１５０で既述の演算が行なわれる
わけであるが、結果を得るまでにまた多くの時間を要す
るものとなっている。第３図（６）は実に演算に多くの
時間電４を賛して初めて結果（ＲＥＳＵＬＴ　Ｉ）　　
が得られることを示しているが、結果は更にバッファ１
４０によりて遅延されることは明らかである。第３図（
ｆ）は結果が得られてから時間１．後にメモリ書込専用
パス１５６上に結果が出力されることを、ｔた、第３図
（ｉ）はメモリ書込専用パス１５６上に結果が出力され
ている間にＲ／Ｗ制御信号１５７をライトモードにおく
ことによってその結果が特徴データ累積メモリ１００に
書込されることを示しているが。

特徴データ累積メモリ１００への書込が極めて困難であ
るというものである。書込を確実に行なうためにはＲ／
Ｗ制御信号１５７が２イトモードからリードモードに変
化する時点を境にしてその前後の時間’＠　＊　　ｔＹ
で書込データが確定していなければならないが、書込を
Ｔ（Ｔ富画素クロック信号１５’ｌの周期（１６７１１
１１程度））−（１゜＋’會＋’ａ　＋’４　＋”ｌ）
の時間内に行なわなければならず演算に多くの時間を賛
する場合には書込時間を保障し得々くなるものである。

場合によっては演算結果を書込することが不可能となる
わけである。このような不具合を解消するためには高速
に動作する演算器を用いればよいが、このようにする場
合には新九に装置が安価に構成し得なくなるという問題
が生じる。

よって本発明の目的は、高速動作の演算器を要すること
なく確実にデータの書込を行ない得る演算処理装置を供
するにある。

この目的のため本発明は、画素クロック信号の１周期内
で続出、演算および書込を行なうことなく、画素クロッ
ク信号の２周期の間にそれら読出、演算および書込を行
なうようＫなし九４のである。

即ち、画素クロック信号の１周期前半で続出を、ようＫ
ｌｌものである。勿論上記読出および書込に並行しては
他の２つの特徴データに係る演算が行なわれ、同じく上
記演算に並行して他の２つの特徴データに係る書込と読
出が順次行なわれるようになしたものであシ、このよう
に処理すぺ〈構成する場合は高速動作演算器を妥しなく
ともデータの書込は確実に行なわれるところとなるもの
である。

以下、本発明を第４図から第９図によ）説明する。

先ず第４図は本発明による装置の全体構成を機能ブロッ
クとして示し九ものでおる。これによると全体は特徴デ
ータ累積メモリ（部）ｉｏｏ、アドレス分割部２００、
アドレス比較部３００１演算部５００およびデータ制御
部４００よシなる。

このうち特徴データ累積メモリ１００は従来のものと同
様であるが、Ｒ／Ｗ制御信号は画素クロック信号１５１
とされる。これＫより特徴データ累積メモリ１０　（Ｎ
＃′ｉクロック周期前半はり一ドモードに、周期後半は
ライトモードにおかれるように１ なっている。また、アドレス分割部２００は画素クロッ
ク信号１５１に同期して更新可とされる特徴データを画
素クロック信号に同期して取シ込みクロック周期前半は
現特徴データを続出アドレス信号として、また、周期後
半は現特徴データの１つ直前の特徴データに係る続出ア
ドレス信号を書込アドレス信号として出力するためのも
のである。

更にアドレス比較部３００＋−１同一の特徴データが連
続して入力される場合を考直して設けられ九ものであシ
、現特徴データと１つ直前のそれとを比較し、比較結果
にもとづき演算結果を特徴データ累積メモリ１００から
の続出データに代えて演算部ｓ００に入力させるか否か
を制御するようになっている。相異なる特徴データが順
次入力する場合演算結果はデータ制御部４００を介し特
徴データ重積メモリ１００に書込されるが、同一の特徴
データが順次入力する場合には演算結果が得られないう
ちに正しくないデータが続出され、画像データと演算さ
れることから、これを防止する九めに一欽に係る比較結
果が得られる場合には演算結果をデータ制御部’４０Ｇ
を介し演算部５０Ｇに戻し画像データと演算されるよう
Ｋするものである。

なお、上記各構成部分の詳細な構成については後述する
ところである。

第５図（ａ）、（ｂ）ｔｉ従来技術に係る処理態様と本
発明に係るそれを示したものである。図示の如く２クロ
ック周期分示しているが、これによると従来に１つては
それぞれのクロック周期Ｔ内において特徴データ■、■
に係る読出、演算および書込が行なわれるようになって
いる。しかし、本発明による場合はクロック周期前半で
続出が行なわれ、読出された内容と画像データとの間の
演算はクロック周期後半よシ次クロック周期前半に亘り
て行なわれる。演算結果はその次クロック周期後半で特
徴データ累積メモリに書込されるわけである。

図は特徴データ■を中心とした処理を示しているが、図
からも判るように特徴データ■の処理に並行して特徴デ
ータ０．■の処理も行カわれることが特徴となっている
。このように画像単位にｌｌｊ素毎に処理を行なうとい
った具合に処理の連続性に着目して第５マー）に示す如
くに処理する場合は、演算時間を最大１クロック周期近
くにすることが可能となり、動作速度が遅い演算器を用
いても十分に実時間処理を行ない得る本のである。

本発明の概ｌＩイ以上のようであるが、第６図以降の図
面により更に詳述すれば以下のようである。

即ち、第６図は第４図に示したものの一例での詳細な構
成を示したものである。これによるとアドレス信号とし
ての特徴データはアドレス分割部２０Ｇで画素り四ツク
信号１５１をシフトパルスとしてシフトされる。ラッチ
回路２１０，２２０がシフトレジスタとして機能してい
るわけであるが、図示の如く関係にある場合はラッチ回
路２１０からは現特徴データのアドレス信号２１１が、
また、ラッチ回路２２０からは１つ直前の特徴データの
アドレス信号２２１が得られるものである。

こζで画素りａツク信号１５１がデユーティ比５０％の
クロックパルスとしてセレクタ２３０を制御する場合株
、クロック周期前半においてはアドレス信号２１１が、
クロック周期後半においてはアドレス信号２２１が特徴
データ累積メモリ１００に対するアドレス信号２３１と
して得られることになる。一方、Ｒ／Ｗ制御信号はｌ１
ｉｉ単クロック信号１５１そのものとされるから、特徴
データ累積メモリ１００はクロック周期前半においては
り一ドモードに、またクロック周期後半においてはライ
トモードにおかれることになる。ところでアドレス信号
２１１は次のり四ツク周期後半で再びアドレス信号２３
１として出現するから、原則的には第５図の）Ｋ示す如
くに処理されるものでおる。しかしながら、同一の特徴
データが連続して入力する場合は例外である。既に述べ
たようにこのような場合には、前クロック周期の前半で
続出された内容に対する演算結果がまだ書込されないう
ちに現クロック周期前半で同一のアドレスが続出アクセ
スされるから、そのアドレスより読出される内容は更新
前のものであって、正しいものではないからである。こ
の不具合を回避すべくアドレス比較部を設け、比較結果
によって演算結果を演算部に入力させるか否かを制御し
ているわけである。

先ず同一特徴データが連続して入力されない場合につい
て第７図（１）〜（ｊ）を参照しつつ説明する。

第７図中（ａ）、（ｂ）はｍｓクロック信号とそれの反
転信号を、ｔた、（Ｃ）、　（ｄ）はアドレス信号２１
１゜２２１の変化を３クロック周期分に亘って示し九も
のであるが、アドレス信号２１ｊ、２２１が図示の如く
に変化する場合アドレス信号２３１は同図（ｅ）に示す
如くに変化することになる。以下クロック周期Ｔ、前半
にアドレス信号２３１として出力される特徴データＡＤ
ＤＲｓに着目すれば、それに対する続出データＤＡＴＡ
ｓは第７図（ｆ）に示す如くにメモリデータバス４１１
上に出力されラッチ回路４１Ｇに保持されるようになっ
ている。画素クロック信号１５１の反転信号であるラッ
チ信号５１は画素クロック信号１５１をインバータ５０
によって反転させることによって得られるが、これによ
Ｊ）ＤＡＴＡｔは第７図体）に示すようにクロック周期
Ｔ、後半からクロック周期Ｔ、前半に夏って演算器５２
０に与えられるわけである。一方、ＤＡＴＡｔに対する
１儂データはラッチ信号５１によってラッチ回路５１０
にラッチされることから、結局ＤＡＴＡ１と画像データ
は同一のタイミングで演算器５２０に入力され演算が行
なわれるようになるものである。その演算の結果ＲＥ８
ＵＬＴ−は嬉７図（ｈ）に示すタイミングで演算器出力
バス６２１上に出力されるが、これをラッチ信号５１に
よりてラッチ回路５３０に２ツチすれば、ＲＥ８ＵＬＴ
＋は第７図（１）に示す如くクロック周期Ｔ１．、後半
からクロック周期Ｔ。、！前半に亘ってラッチ回路５３
０に保持されるようになるものでおる。

ＲＥＳＵＬＴ＋がラッチ回路５３０に確実にラッチされ
るためにはラッチ信号５１の立上り時点よｐ時間ＴＨ前
にＲＥ８ＵＬＴｔが確定している必要があるが、時間型
、、の大急さはＴＴＬ素子の場合であってもせいぜい数
ナノ秒程度であるから、演算はほぼ１クロック周期以内
で行なえばよいものである。このようにしてラッチ回路
５３０に保持されたＲｇ８ＵＬＴｔは演算結果バス５３
１を介しデータ制御部４００に送られるが、第７図（ｊ
）に示す如くラッチ信号５１がハイレベルの状態にある
関バッファ４３０を介しメモリ書込専用バス４０１上に
出力されるから、特徴データ累積メモリ１００における
アドレスムＤＤＲ＋　　に時間的余裕大にして書込され
得るわけである。以上は＾ＤＤＲ＠の特徴データについ
ての説明であるが、それ以外の特徴データについても事
情は全く同様であシ、これ以上の説明は特に費しない。

次に第８図（鳳）〜に）によシ同−特徴データが連続し
て入力する場合について説明する。第８図において（１
）〜ｅ）はそれぞれ第７図（１）〜ｅ）に対応するもの
で返るが、本例ではクロック周期Ｔ、（図示せず）前半
においては特徴データＡＤＤＲｒが、その後半において
社特徴データＡ　ＤＤ　Ｒ＋　−＊がアドレス信号２３
１として出力される場合を想定している。

この場合ＡＤＤＦＬ＋とＡＤＤＲｔ、１とが同一である
とすれば、クロック周期Ｔ１．、のほぼ前半で第８図（
工）に示す如くにアドレス一致に係る比較結果信号が得
られることになる。即ち、直前のクロック周期における
アドレス信号２１１は常にラッチ信号５１によって第８
図−）に示す如くラッチ回路３１０に保持されるように
なっておシ、保持されたアドレス（Ｌｌｔ３１Ｈｊ、ア
ドレス（１号２３１と：ｆｆンノ（レータ３２０で比較
されるようになっているものである。クロック周期Ｔ　
ａ＋１前半にアドレス信号２３１として出力されるもの
はＡＤＤＦＬ＋＋１　　であるから、クロック周期Ｔ、
や、においてアドレス一致に葆る比較結果信号３２１が
得られるものである。比較結果信号３２１はＤ型フリッ
プフロップ３３０にラッチ信号５１によって１クロック
周期分保持されるが、この保持され九比較結果信号３３
１とインバータ３４０によってラッチ回路４１０、バッ
ファ４２０を制御するようにすれば、ＤＡＴＡ−◆、の
ラッチ回路４１０からの出力は禁止されその代シにＦＬ
ＥＳＵＬＴ＋がバッファ４２０を介し演算器５２０に入
力されるものである。即ち、特徴データ累積メモＩＪ　
１００からは第８図（ｆ）に示すように１応ＤＡ　Ｔ　
Ａ　Ｉ＋１　　が読み出されるが、結果的にそれが演算
器入力データパス４１２上に出力されることはないもの
である。第８図億）はその事情を示したものである。し
かし、そあ代シに演算結果パス５３１上に出力されてい
るＲＥ８ＵＬＴ＋がバッファ４２０、バッファ出力パス
４１３を介し演算器５２０に人力するわけである。これ
によ１１　ＲＥＳＵＬＴ＋と画像データとの間で演算が
行なわれ、その演算結果ＲＢ８ＵＬＴｔ＊＊はバッファ
４００を介し特徴データ累積メモリ１００Ｋおけるアド
レスＡＤＤＫｔ−ｔに書込されようになるものである。

なお、第８図（＆Ｃ）〜（４）はそれぞれ演算結果パス
５３１、バッファ出力パス４１３、演算器出力パス５２
１上における演算結果を示す。

以上は同一特徴データが２個連続する場合であるが、３
個以上連続する場合も同様に処理されることは明らかで
あり、これ以上の説明は特に要しない。

最後に第９図によシ他の例での本発明による装置の詳細
な構成について説明する。第９図はその構成を示したも
のであるが、構成上第６図に示すものと実質的に異なる
ところはアドレス分割部２００だけであシ、し九がって
その部分のみを詳細に示している。第６図に示すものに
おいてはセレクタによって２種類のアドレス信号を切換
出力しているが、本例では出力制御付きのラッチ回路に
よって２種類のアドレス信号を切換出力しようとするも
のである。即ち、ラッチ回路２１０゜２５（ｌそれぞれ
第６図におけるラッチ回路２１０゜２２０に対応するも
のであるが、このうちラッチ回路２５０からの出力は画
素クロック信号１５１の状態によって制御されるように
なっている６本例ではローー擾状態の場合に出力が出力
されるようになっている。これによって出力されるもの
はクロック周期後半におけるアドレス信号であるが、前
半のものは出力制御付きのラッチ回路２４０によってい
る。ラッチ回路２４０にラッチされる内容はラッチ回路
２１０のものに同一であるが、その内容が出力されるの
は画素クロック信号１５１の状態がハイレベルにある間
、即ち、ラッチ信号５１がローレベルの状態にある間の
みである。このように構成する場合でも同様に機能する
ものである。

以上説明したように本発明は、メモリからの読出動作、
メモリへの書込動作と演算器での演算動作とが並行して
行なわれるようになし九ものである。したがって、本発
明による場合は、演算はｔｌは１クロック周期以内で行
なえば十分となシ、高速動作の演算器を使用せずとも確
実にデータの書込を行ない得るという効果がある。

【図面の簡単な説明】

第１図は、リードモデファイライト処理を行なう演算処
理装置のｍｓ処理装置への適用例を示す図、第２図、９
３図（ａ）〜（ｇ）は、その演算処理装置の従来技術に
係る一般的構成とその要部における入出力信号のタイミ
ングを示す図、第４図は、本発明による演算処理装置の
全体構成を示す図、第５図（叱−）は、従来技術に係る
処理態様と本発明に係るそれとを対比して示す図、第６
図は、第４図に示す構成を詳細にして示す図、第７図（
１）〜０）、第８図（履）〜に）は、その要部における
入出力信号のタイミングを示す図、第９図は、本発明に
よる装置の他の詳細な構成例を示す図である。 １００・・・特徴データ累積メモリ（部）、２００・・
・アドレス分割部、３００・・・アドレス比較部、４０
゜・・・データ制御部、５００・・・演算部。 代理人　弁理士　秋本正実 第　ｌ　Ｉ２ 第　２　図 累Ｊ　図 第？−図 ■５　図 ＾カコ 茗Δ　目 １５／ ＼ 竺 第　７　図 第δ　目

Claims (1)

【特許請求の範囲】
1. １、　多値化あるいは２値化された画像データとメモリ
   よシ続出されたデータとの間で画素毎に演算を行ない、
   該演算の結果は上記メモリに書込されるべくなしたリー
   ドモデファイライト処理を行なう演算処理装置にして、
   １ｍｍジクロツクレートで入力するＩｉ偉データ対応の
   アドレス信号を一時的に保持し九うえ皺アドレス信号を
   現−素クロック周期前半で、現画素クロック周期後半で
   Ｕ１ｍ素クロりク前のクロック周期前半で出力されるア
   ドレス信号をアクセスに係るアドレス信号として出力す
   るアドレス分割部と、該分割部からのアドレス信号にも
   とづきアクセスされ、各画素クロック周期の前半、後半
   でそれぞれリードモード、ライトモードにおかれるメモ
   リ部と、１画素クロック前のクロック周期前半に上記ア
   ドレス分割部よシ出力されるアドレス信号と現画素り胃
   ツク周期前半に上記アドレス分割部よシ出力されるアド
   レス信号とを比較するアドレス比較部と、ｌｊｉｇＩデ
   ータと上記メモリ部よシ続出されるアドレス信号対応の
   データとを画素毎に演算し、該演算に係る結果は１クロ
   ツク後のクロック周期後半で上記メモリに書込されるよ
   うにする演算部と、上記アドレス比較部からの比較結果
   信号が一致に係るものである場合に上記演算部より出力
   される演算結果を上記メモリからの続出データに代えて
   演算部に入力させるデータ制御部とからなる構成を特徴
   とする演算処理装置。