JP2616017B2 - ダイナミック演算装置 - Google Patents
ダイナミック演算装置Info
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- JP2616017B2 JP2616017B2 JP1157647A JP15764789A JP2616017B2 JP 2616017 B2 JP2616017 B2 JP 2616017B2 JP 1157647 A JP1157647 A JP 1157647A JP 15764789 A JP15764789 A JP 15764789A JP 2616017 B2 JP2616017 B2 JP 2616017B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック演算装置に関し、特に同期式RA
M構成のレジスタ出力をダイナミック回路構成の演算部
の入力データとして用いるダイナミック演算装置に関す
る。
M構成のレジスタ出力をダイナミック回路構成の演算部
の入力データとして用いるダイナミック演算装置に関す
る。
従来、かかるダイナミック演算装置は同期式RAM構成
のレジスタとダイナミック回路構成の演算部により形成
されている。
のレジスタとダイナミック回路構成の演算部により形成
されている。
第７図は従来の一例を説明するためのダイナミック演
算装置のブロック図である。
算装置のブロック図である。
第７図に示すように、このダイナミック演算装置は、
制御クロックC1,（▲▼）とレジスタラッチパルスR
LPを入力しＤ出力するレジスタ11と、a,bを入力し制御
クロック（▲▼）で制御されてSmを演算出力する演
算部12およびＤ−フリップフロップ13とから構成されて
おり、レジスタ11と演算部12とはＤ−フリップフロップ
13を介して接続されている。
制御クロックC1,（▲▼）とレジスタラッチパルスR
LPを入力しＤ出力するレジスタ11と、a,bを入力し制御
クロック（▲▼）で制御されてSmを演算出力する演
算部12およびＤ−フリップフロップ13とから構成されて
おり、レジスタ11と演算部12とはＤ−フリップフロップ
13を介して接続されている。
第８図は第７図に示すレジスタ回路図である。
第８図に示すように、レジスタ11はプリチャージ回路
3,RAMセル4,センスアンプ5,RAMのアドスデコーダ（図示
省略）の出力情報がアドレス情報ADDR7としてRAMセル４
に入力する制御を行なうANDゲート６により構成されて
いる。また、C1,▲▼は制御クロックであり、D,
はRAM構成のレジスタ11のディジット出力である。
3,RAMセル4,センスアンプ5,RAMのアドスデコーダ（図示
省略）の出力情報がアドレス情報ADDR7としてRAMセル４
に入力する制御を行なうANDゲート６により構成されて
いる。また、C1,▲▼は制御クロックであり、D,
はRAM構成のレジスタ11のディジット出力である。
次に、このRAM構成のレジスタの動作を説明する。
第９図では第８図に示すレジスタの動作タイミング図
である。
である。
第９図に示すように、ディジット線D,はクロックC1
がハイレベル時にプリチャージされる。次に、▲▼
がハイレベルとなると、ANDゲート６が活性化する。い
ま、RAMセル４が選択される場合、ADDR7はハイレベルに
なるので、サンプリングを開始する。そしてD,がある
特定のレベル差を得た時RAM4のラッチパルスRLPがハイ
レベルになり、センスアンプ５が起動される。これによ
り、ディジット出力D,がそれぞれ理論レベル「１」ま
たは「０」として出力される。
がハイレベル時にプリチャージされる。次に、▲▼
がハイレベルとなると、ANDゲート６が活性化する。い
ま、RAMセル４が選択される場合、ADDR7はハイレベルに
なるので、サンプリングを開始する。そしてD,がある
特定のレベル差を得た時RAM4のラッチパルスRLPがハイ
レベルになり、センスアンプ５が起動される。これによ
り、ディジット出力D,がそれぞれ理論レベル「１」ま
たは「０」として出力される。
第10図は第７図に示す演算部の回路図である。
第10図に示すように、演算部12はダイナミック回路の
リップルスルー型のキャリー伝播加算器で構成されてい
る。演算制御部14はＮチャネルのエンハンスメント型MO
Sトランジスタで構成されており、演算制御信号▲
▼により加算だけではなく減算等の理論演算が実行され
る。ここでは、簡単のために演算部12は入力データａお
よびｈの加算のみを行なうものとし、演算制御信号▲
▼＝「１」，▲▼＝「０」，▲▼＝「０」，
▲▼＝「０」，▲▼＝「１」，▲▼＝
「１」，▲▼＝「０」として固定しておく。この演
算部12の動作を説明する。
リップルスルー型のキャリー伝播加算器で構成されてい
る。演算制御部14はＮチャネルのエンハンスメント型MO
Sトランジスタで構成されており、演算制御信号▲
▼により加算だけではなく減算等の理論演算が実行され
る。ここでは、簡単のために演算部12は入力データａお
よびｈの加算のみを行なうものとし、演算制御信号▲
▼＝「１」，▲▼＝「０」，▲▼＝「０」，
▲▼＝「０」，▲▼＝「１」，▲▼＝
「１」，▲▼＝「０」として固定しておく。この演
算部12の動作を説明する。
第11図では第10図に示す演算部の動作タイミング図で
ある。
ある。
第11図に示すように、まずキャリーライン▲▼−
▲▼およびＸ点は▲▼がハイレベルのときプリ
チャージされる。次に、C1がハイレベルになったとき
（▲▼がロールレベル時）、サンプリング・ホール
ドが行なわれ、演算部12により演算結果Smが出力され
る。
▲▼およびＸ点は▲▼がハイレベルのときプリ
チャージされる。次に、C1がハイレベルになったとき
（▲▼がロールレベル時）、サンプリング・ホール
ドが行なわれ、演算部12により演算結果Smが出力され
る。
従来、このようにプリチャージ，サンプリング・ホー
ルドのタイミングによって規定されるダイナミック回路
を従属接続する場合、入力段のホールド期間に次段のプ
リチャージを実行していたため、一連の処理中に前段の
プリチャージ、前段のサンプリング・ホールドと次段の
プリチャージ、次段のサンプリング・ホールドという３
状態の処理が必要であり、その処理に1.5サイクル必要
としている。また、入力段の結果を次段のプリチャージ
期間中ホールドするために、少なくともデータ語長分の
ラッチ手段としてＤ−フリップフロップなどのハードウ
ェア回路が必要になる。
ルドのタイミングによって規定されるダイナミック回路
を従属接続する場合、入力段のホールド期間に次段のプ
リチャージを実行していたため、一連の処理中に前段の
プリチャージ、前段のサンプリング・ホールドと次段の
プリチャージ、次段のサンプリング・ホールドという３
状態の処理が必要であり、その処理に1.5サイクル必要
としている。また、入力段の結果を次段のプリチャージ
期間中ホールドするために、少なくともデータ語長分の
ラッチ手段としてＤ−フリップフロップなどのハードウ
ェア回路が必要になる。
上述した従来の同期式RAM構成のレジスタとダイナミ
ック回路構成の演算部を有するダイナミック演算手段
は、レジスタのプリチャージから演算部の出力を得るま
でに1.5サイクル必要になるという欠点がある。また、
従来の演算装置はレジスタの出力をホールドするために
Ｄ−フリップフロップ等のラッチ手段を少なくともデー
タ語長分必要とするという欠点がある。
ック回路構成の演算部を有するダイナミック演算手段
は、レジスタのプリチャージから演算部の出力を得るま
でに1.5サイクル必要になるという欠点がある。また、
従来の演算装置はレジスタの出力をホールドするために
Ｄ−フリップフロップ等のラッチ手段を少なくともデー
タ語長分必要とするという欠点がある。
本発明の目的は、かかるレジスタのプリチャージから
演算部の出力を得るまでを高速化し、ハードウェアの簡
略化することのできるダイナミック演算装置を提供する
ことにある。
演算部の出力を得るまでを高速化し、ハードウェアの簡
略化することのできるダイナミック演算装置を提供する
ことにある。
本発明のダイナミック装置は、読み出しの回路動作に
おいてプリチャージとサンプリング・ホールドを伴う同
期式RAM構成のレジスタと、演算実行をプリチャージと
サンプリング・ホールドのタイミングで制御される演算
回路とを備え、前記レジスタのディジット線のプリチャ
ージ時のレベルが前記演算回路のサンプリング回路の非
活性レベルになるよう位相整合し且つこの信号をサンプ
リング回路に直結するとともに、前記レジスタと演算回
路は同一のプリチャージ，サンプリング・ホールドのタ
イミングで動作するように構成される。
おいてプリチャージとサンプリング・ホールドを伴う同
期式RAM構成のレジスタと、演算実行をプリチャージと
サンプリング・ホールドのタイミングで制御される演算
回路とを備え、前記レジスタのディジット線のプリチャ
ージ時のレベルが前記演算回路のサンプリング回路の非
活性レベルになるよう位相整合し且つこの信号をサンプ
リング回路に直結するとともに、前記レジスタと演算回
路は同一のプリチャージ，サンプリング・ホールドのタ
イミングで動作するように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を説明するための演算
装置のブロック図である。
装置のブロック図である。
第１図に示すように、本実施例の演算装置はレジスタ
１と、演算部２から構成されており、C1,▲▼は制
御クロック、RLPはレジスタ１のラッチパルス、D,は
レジスタ出力、Smは演算部２の演算結果である。本実施
例はレジスタ出力D,を直接演算部２に入力することに
より、従来のＤ−フリップフロップを不要にしている。
１と、演算部２から構成されており、C1,▲▼は制
御クロック、RLPはレジスタ１のラッチパルス、D,は
レジスタ出力、Smは演算部２の演算結果である。本実施
例はレジスタ出力D,を直接演算部２に入力することに
より、従来のＤ−フリップフロップを不要にしている。
以下にレジスタ１および演算部２の回路構成について
それぞれ第２図および第３図を参照して説明する。
それぞれ第２図および第３図を参照して説明する。
第２図は第１図に示すレジスタの回路図である。
第２図に示すように、レジスタ１は同期式RAM構成で
あり、プリチャージ回路３と、RAMセル４およびセンス
アンプ５と、ANDゲート６とを有している。演算部に対
してはレジスタ出力D,を介して接続している。
あり、プリチャージ回路３と、RAMセル４およびセンス
アンプ５と、ANDゲート６とを有している。演算部に対
してはレジスタ出力D,を介して接続している。
また、第３図は第１図に示す演算部の回路図である。
第３図に示すように、演算部２はダイナミック回路の
リップルスルー型キャリー伝播加算器であり、Ｎチャネ
ルのエンハンスメント型MOSトランジスタN1〜N7等で構
成される演算制御部８を有するとともに、▲▼〜▲
▼の演算制御信号によって加算を行うだけではな
く、減算や論理演算も実行できる。ここでは、説明を簡
単にするため、演算部２は入力データの加算のみについ
て説明する。すなわち、正論理で▲▼＝「０」，▲
▼＝「１」，▲▼＝「１」，▲▼＝
「１」，▲▼＝「０」，▲▼＝「０」，▲
▼＝「１」としておき、且つ同図中のN,Pチャネルのエ
ンハンスメント型MOSトランジスタは論理「０」と
「１」の間の適当なレベルにしきい電圧が設定されてい
るものとする。
リップルスルー型キャリー伝播加算器であり、Ｎチャネ
ルのエンハンスメント型MOSトランジスタN1〜N7等で構
成される演算制御部８を有するとともに、▲▼〜▲
▼の演算制御信号によって加算を行うだけではな
く、減算や論理演算も実行できる。ここでは、説明を簡
単にするため、演算部２は入力データの加算のみについ
て説明する。すなわち、正論理で▲▼＝「０」，▲
▼＝「１」，▲▼＝「１」，▲▼＝
「１」，▲▼＝「０」，▲▼＝「０」，▲
▼＝「１」としておき、且つ同図中のN,Pチャネルのエ
ンハンスメント型MOSトランジスタは論理「０」と
「１」の間の適当なレベルにしきい電圧が設定されてい
るものとする。
第４図は第１図乃至第３図における演算装置の動作タ
イミング図である。
イミング図である。
第４図に示すように、まずクロックC1が「１」になる
と、レジスタ１の出力D,と、演算部２のキャリーライ
ンおよび第３図におけるＸ点がプリチャージされる。同
時に演算部２の桁上げ伝播回路もプリチャージされる
が、D,が位相反転しているので、この期間のD,は論
理「０」でありＮチャネルのエンハンスメント型MOSト
ランジスタで構成されている演算制御部８は活性化され
ない。
と、レジスタ１の出力D,と、演算部２のキャリーライ
ンおよび第３図におけるＸ点がプリチャージされる。同
時に演算部２の桁上げ伝播回路もプリチャージされる
が、D,が位相反転しているので、この期間のD,は論
理「０」でありＮチャネルのエンハンスメント型MOSト
ランジスタで構成されている演算制御部８は活性化され
ない。
次にC1が「１」になったとき、ADDRが活性化し、サン
プリングを開始する。そして、レジスタ１のラッチパル
スRLPが活性化してセンスアンプ５を起動し、レジスタ
出力D,の値として「１」または「０」を出力する。こ
のとき、Ｄあるいはのいずれかが設定データに応じて
プリチャージレベル「１」→「０」に遷移するか、ある
いはプリチャージレベル「１」のまま変化しないかのい
ずれかの値をとる。これに応答して、D,の位相反転出
力は「０」のままか、「０」→「１」に遷移するかのい
ずれかになる。この「１」に遷移したものは演算部２の
演算制御部８を活性化する。このように、レジスタ１の
サンプリングと演算部２のサンプリングとが連鎖的に動
作することになる。しかる後、次のC1の立ち上がりまで
に、演算部２の演算結果としてSmが出力される。
プリングを開始する。そして、レジスタ１のラッチパル
スRLPが活性化してセンスアンプ５を起動し、レジスタ
出力D,の値として「１」または「０」を出力する。こ
のとき、Ｄあるいはのいずれかが設定データに応じて
プリチャージレベル「１」→「０」に遷移するか、ある
いはプリチャージレベル「１」のまま変化しないかのい
ずれかの値をとる。これに応答して、D,の位相反転出
力は「０」のままか、「０」→「１」に遷移するかのい
ずれかになる。この「１」に遷移したものは演算部２の
演算制御部８を活性化する。このように、レジスタ１の
サンプリングと演算部２のサンプリングとが連鎖的に動
作することになる。しかる後、次のC1の立ち上がりまで
に、演算部２の演算結果としてSmが出力される。
第５図は本発明の第二の実施例を説明するための演算
部の回路図である。
部の回路図である。
第５図に示すように、本実施例は前述した第一の実施
例と比較して、RAM構成のレジスタ１および前記レジス
タ１と演算部２のプリチャージ，サンプリング・ホール
ドのタイミング、レジスタ１と演算部２の接続は同じで
あるが、演算部２の回路構成のみが異なる。ただし、プ
リチャージレベルは「０」である。従って、演算部２の
回路構成についてのみ以下に説明する。
例と比較して、RAM構成のレジスタ１および前記レジス
タ１と演算部２のプリチャージ，サンプリング・ホール
ドのタイミング、レジスタ１と演算部２の接続は同じで
あるが、演算部２の回路構成のみが異なる。ただし、プ
リチャージレベルは「０」である。従って、演算部２の
回路構成についてのみ以下に説明する。
すなわち、第５図における演算部２の演算制御部９は
Ｐチャネルのトランジスタで構成している。そのため、
レジスタの出力D,を演算制御部９に入力するときに必
要としていたインバータを削減することができ、ハード
ウェアの削減ができる。
Ｐチャネルのトランジスタで構成している。そのため、
レジスタの出力D,を演算制御部９に入力するときに必
要としていたインバータを削減することができ、ハード
ウェアの削減ができる。
第６図は本発明の第三の実施例を説明するための演算
部の回路図である。
部の回路図である。
第６図に示すように、本実施例は前述した第一の実施
例と比較して、演算部２における演算制御部10の回路構
成のみが異なり、他は同一である。本実施例は、特に演
算制御部10の中のサンプリング用のトランジスタ（第３
図中のN1〜N7）を削除したことにあり、かかる回路構成
とすればより一層のハードウェアの削減が計れる。
例と比較して、演算部２における演算制御部10の回路構
成のみが異なり、他は同一である。本実施例は、特に演
算制御部10の中のサンプリング用のトランジスタ（第３
図中のN1〜N7）を削除したことにあり、かかる回路構成
とすればより一層のハードウェアの削減が計れる。
以上説明したように、本発明のダイナミック演算装置
は、同期式RAMで構成したレジスタの相補出力（D,）
を演算部の直接入力とし且つレジスタと演算部のプリチ
ャージ，サンプリング・ホールドのタイミングを同じに
することにより、プリチャージとサンプリング・ホール
ドを１サイクルで実施できるので、従来例の1.5サイク
ルと比較しても、３分の２の時間で行なえ、高速化され
るという効果がある。
は、同期式RAMで構成したレジスタの相補出力（D,）
を演算部の直接入力とし且つレジスタと演算部のプリチ
ャージ，サンプリング・ホールドのタイミングを同じに
することにより、プリチャージとサンプリング・ホール
ドを１サイクルで実施できるので、従来例の1.5サイク
ルと比較しても、３分の２の時間で行なえ、高速化され
るという効果がある。
また、本発明は演算部のプリチャージ期間中レジスタ
の出力をホールドするためのＤ−フリップフロップ等の
ラッチ手段も不要となるため、ハードウェアが削減でき
るという効果がある。特に、演算部を第二，第三の実施
例に示す回路構成にすれば、より一層のハードウェアの
削減が計れる。
の出力をホールドするためのＤ−フリップフロップ等の
ラッチ手段も不要となるため、ハードウェアが削減でき
るという効果がある。特に、演算部を第二，第三の実施
例に示す回路構成にすれば、より一層のハードウェアの
削減が計れる。
第１図は本発明の第一の実施例を説明するための演算装
置のブロック図、第２図は第１図に示すレジスタの回路
図、第３図は第１図に示す演算部の回路図、第４図は第
１図乃至第３図における演算装置の動作タイミング図、
第５図は本発明の第二の実施例を説明するための演算部
の回路図、第６図は本発明の第三の実施例を説明するた
めの演算部の回路図、第７図は従来の一例を説明するた
めの演算装置のブロック図、第８図は第７図に示すレジ
スタの回路図、第９図は第８図に示すレジスタの動作タ
イミング図、第10図は第７図に示す演算部の回路図、第
11図は第10図に示す演算部の動作タイミング図である。 １……レジスタ、２……演算部、３……プリチャージ回
路、４……RAMセル、５……センスアンプ、６……ANDゲ
ート、７……ADDR、８〜10……演算制御部。
置のブロック図、第２図は第１図に示すレジスタの回路
図、第３図は第１図に示す演算部の回路図、第４図は第
１図乃至第３図における演算装置の動作タイミング図、
第５図は本発明の第二の実施例を説明するための演算部
の回路図、第６図は本発明の第三の実施例を説明するた
めの演算部の回路図、第７図は従来の一例を説明するた
めの演算装置のブロック図、第８図は第７図に示すレジ
スタの回路図、第９図は第８図に示すレジスタの動作タ
イミング図、第10図は第７図に示す演算部の回路図、第
11図は第10図に示す演算部の動作タイミング図である。 １……レジスタ、２……演算部、３……プリチャージ回
路、４……RAMセル、５……センスアンプ、６……ANDゲ
ート、７……ADDR、８〜10……演算制御部。
Claims (1)
- 【請求項１】読み出しの回路動作においてプリチャージ
とサンプリング・ホールドを伴う同期式RAM構成のレジ
スタと、演算実行をプリチャージとサンプリング・ホー
ルドのタイミングで制御される演算回路とを備え、前記
レジスタのディジット線のプリチャージ時のレベルが前
記演算回路のサンプリング回路の非活性レベルになるよ
う位相整合し且つこの信号をサンプリング回路に直結す
るとともに、前記レジスタと演算回路は同一のプリチャ
ージ，サンプリング・ホールドのタイミングで動作する
ことを特徴とするダイナミック演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157647A JP2616017B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157647A JP2616017B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322022A JPH0322022A (ja) | 1991-01-30 |
| JP2616017B2 true JP2616017B2 (ja) | 1997-06-04 |
Family
ID=15654298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157647A Expired - Lifetime JP2616017B2 (ja) | 1989-06-19 | 1989-06-19 | ダイナミック演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616017B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999541A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | 算術論理演算回路 |
| JPS6074034A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | パイプライン制御方式 |
-
1989
- 1989-06-19 JP JP1157647A patent/JP2616017B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322022A (ja) | 1991-01-30 |
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