JPS59110091A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS59110091A JPS59110091A JP57218687A JP21868782A JPS59110091A JP S59110091 A JPS59110091 A JP S59110091A JP 57218687 A JP57218687 A JP 57218687A JP 21868782 A JP21868782 A JP 21868782A JP S59110091 A JPS59110091 A JP S59110091A
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- JP
- Japan
- Prior art keywords
- gate
- terminal
- time
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳＦＥＴによ多構成される出力回路に関す
るものである。
るものである。
従来メモリなどの半導体回路のエンハンスメント／エン
へンスメントｆｉＭＩ’８ＦＥＴｌｌ成インバータで構
成される出力回路は、出力負荷を高速に駆動するように
相対的にケート幅の大きいＭＩＳＦＥＴにより構成され
る。従って１１４Ｍｌ８Ｉｉ’Ｅ’Ｉ’のゲート容量も
大きくなるため、読み出し時に前サイクルと逆データを
読み出す場合に、該ゲート信号電位を反転させる時間が
長くかかシ、読み出し時間が遅くなるという欠点があっ
た。
へンスメントｆｉＭＩ’８ＦＥＴｌｌ成インバータで構
成される出力回路は、出力負荷を高速に駆動するように
相対的にケート幅の大きいＭＩＳＦＥＴにより構成され
る。従って１１４Ｍｌ８Ｉｉ’Ｅ’Ｉ’のゲート容量も
大きくなるため、読み出し時に前サイクルと逆データを
読み出す場合に、該ゲート信号電位を反転させる時間が
長くかかシ、読み出し時間が遅くなるという欠点があっ
た。
従来のエンハンスメント／エンハンスメント型（ＭＩＳ
ＦＥＴ）インバータにより構成される出力回路の１例を
第１図に示し、説明を行々う、 ＭＩＳＦＥＴＱ１とＱ
２はエンハンスメント型であシ、出力インバータを形成
する。ＭＩＳＢ’Ｉ８Ｔ Ｑｌのドレイ禰子は回路の電
源端子ＶＣＣに接続され、ソースＬ出力接点ＤＯＵＴに
接続される。ＭＩＳＦＥＴ Ｑ２のドレイン端子は出力
接点ＤＯＵＴに接続され、ソース端子は回路のＧＮＤに
接続される。またＭＩＳＦＥＴＱｌ、 Ｑ２のゲート端
子Ｎｌ、Ｎ２はそれぞれ読み出しデータ増幅回路からの
信号ＲＤ、ＲＤＢが入力される。ここで信号ＲＤ、ＲＤ
Ｂは相補信号であり、ＭＩＳＦＥＴ ＱｌがＯＮすると
きＭＩＳＦＥＴ Ｑ、２はＯＦＦとな）、出力端子ＤＯ
Ｕ’ｒにはＨｉｇｈ（ＶＣＣ側）レベルが出力される。
ＦＥＴ）インバータにより構成される出力回路の１例を
第１図に示し、説明を行々う、 ＭＩＳＦＥＴＱ１とＱ
２はエンハンスメント型であシ、出力インバータを形成
する。ＭＩＳＢ’Ｉ８Ｔ Ｑｌのドレイ禰子は回路の電
源端子ＶＣＣに接続され、ソースＬ出力接点ＤＯＵＴに
接続される。ＭＩＳＦＥＴ Ｑ２のドレイン端子は出力
接点ＤＯＵＴに接続され、ソース端子は回路のＧＮＤに
接続される。またＭＩＳＦＥＴＱｌ、 Ｑ２のゲート端
子Ｎｌ、Ｎ２はそれぞれ読み出しデータ増幅回路からの
信号ＲＤ、ＲＤＢが入力される。ここで信号ＲＤ、ＲＤ
Ｂは相補信号であり、ＭＩＳＦＥＴ ＱｌがＯＮすると
きＭＩＳＦＥＴ Ｑ、２はＯＦＦとな）、出力端子ＤＯ
Ｕ’ｒにはＨｉｇｈ（ＶＣＣ側）レベルが出力される。
逆にＭＩＳＦＥＴ Ｑ２がＯＮするときＭＩＳＦＥＴ
ＱｌけＯＦＦとなり出力端子ＤＯＵＴにはＬＯＷ（ＧＮ
Ｄ側）レベルが出力される。
ＱｌけＯＦＦとなり出力端子ＤＯＵＴにはＬＯＷ（ＧＮ
Ｄ側）レベルが出力される。
このとき前述したように、出力端子Ｔ）ＯＵＴの負荷（
例えば容量ＣＬ、抵抗ＲＬ）を高速に駆動する為にＭＩ
ＳＦＥＴ Ｑｌ、 Ｑ２はゲート幅の大きいＭＩＳＦＥ
Ｔ’が必要となる。この場合ゲート容量すガわち接点Ｎ
ｌ、Ｎ２の容量、も増加するため、逆情報を読み出す場
合に該ゲート入力信号ＲＤ、 ＲＩ）Ｂが反転するのに
時間がかかシ読み出し時間が遅くなるという欠点かを・
る。
例えば容量ＣＬ、抵抗ＲＬ）を高速に駆動する為にＭＩ
ＳＦＥＴ Ｑｌ、 Ｑ２はゲート幅の大きいＭＩＳＦＥ
Ｔ’が必要となる。この場合ゲート容量すガわち接点Ｎ
ｌ、Ｎ２の容量、も増加するため、逆情報を読み出す場
合に該ゲート入力信号ＲＤ、 ＲＩ）Ｂが反転するのに
時間がかかシ読み出し時間が遅くなるという欠点かを・
る。
本発明はかかる欠点を軽減した出力回路を提供すること
にある。
にある。
本発明によれば、１方の端子が電源端子に接続され、も
う１方の端子がＧＮＤ端子に接続され、共通の接点を出
力端子とし、出力時にはゲート端子に相補信号が加わる
ように構成された、エンノ・ンスメント型ＭＩ８ＦＥＴ
のインバータから成る出力回路において該出力インバー
タのゲート端子間に短絡手段を設けた出力回路が得られ
る。上記短絡手段は、該出力インバータケート端子間に
ソースドレイン端子を接続し、ゲート端子にＯＮ、ＯＦ
Ｆを制御する信号を加えるようにした加えるようにした
エンハンスメント型ＭＩＳＦ１１】Ｔよ多構成するとと
ができる。
う１方の端子がＧＮＤ端子に接続され、共通の接点を出
力端子とし、出力時にはゲート端子に相補信号が加わる
ように構成された、エンノ・ンスメント型ＭＩ８ＦＥＴ
のインバータから成る出力回路において該出力インバー
タのゲート端子間に短絡手段を設けた出力回路が得られ
る。上記短絡手段は、該出力インバータケート端子間に
ソースドレイン端子を接続し、ゲート端子にＯＮ、ＯＦ
Ｆを制御する信号を加えるようにした加えるようにした
エンハンスメント型ＭＩＳＦ１１】Ｔよ多構成するとと
ができる。
本発明の１実ｈ′（１例を第２図を用いて説明する。
第２図において第１図と同じ記号は第１図と同じものを
意味するので説明は省略し、違う所を説明する。ＭＩＳ
ＦＥＴ Ｑ３は本発明による短絡回路であシ、ドレイン
端子はＭＩＳｌｉ”Ｅｉ” Ｑｌのゲート端子Ｎ１にソ
ース端子はＭＩＳＦＥ’ｒ Ｑ２のゲート端子Ｎ２に接
続される。ゲート端子には制御信号φ１が加えられる。
意味するので説明は省略し、違う所を説明する。ＭＩＳ
ＦＥＴ Ｑ３は本発明による短絡回路であシ、ドレイン
端子はＭＩＳｌｉ”Ｅｉ” Ｑｌのゲート端子Ｎ１にソ
ース端子はＭＩＳＦＥ’ｒ Ｑ２のゲート端子Ｎ２に接
続される。ゲート端子には制御信号φ１が加えられる。
具体的かつ理想的には、制御信号φ１は該メモリなどが
読み出しのとき、アドレス入力が切り換った直稜に発生
するワンショットパルスであることが望ましく、該パル
ス信号が発生している間のみ、ＭＩＳＦＥＴＱ３はＯＮ
する。第３図を用いて本発明の詳細な説明する。尚説明
を容易にするために、以下ＭＩ８ＦＥＴをＮチャンネル
型とする。第３図においてＡＤＤはアドレス入力信号を
表わし、Ｖφ１は制御信号φ１の電位を表わし、ＤＯＵ
Ｔ（ａ）は本発明によるゲート端子Ｎｌ、Ｎ２の電位を
、またＤＯＵＴ（ｂ）は従来例におけるゲート端子Ｎｌ
、Ｎ２の電位を示す。また時間ｔｏは読み出しデータ増
＃Ａ１ｇｌ路がアドレス入力の確定後、真の読み出しテ
ークを増幅する時刻を示している。時刻０からｔｏの間
は接点ＮＺ、Ｎ２には前サイクルの読み出しデータレベ
ルのアンバランスが残っている。従来例ＤＯＵＴΦ）に
おいては、時刻ｔｏが過ぎてから、電位が変化しはじめ
、かつ前述しているようにゲート容量・が大きい為、ゆ
っ〈シ変化し、時刻ｉ＋でゲート電位の反転が起る。そ
れに対して本発明回路においては制御信号φ１（ワンシ
ョットパルス）によりバランス機能が働く為ゲート電位
差５− は小さくなっておシ時刻ｔｏからのゲート電位の反転時
間は従来回路よシ短く々る為、読み出し時間を速くする
ことができる。すなわち本回路は読み出し時間の速い出
力回路を提供する１、ここで制御信号φ１の具体的な発
生方法の一例を説明する。
読み出しのとき、アドレス入力が切り換った直稜に発生
するワンショットパルスであることが望ましく、該パル
ス信号が発生している間のみ、ＭＩＳＦＥＴＱ３はＯＮ
する。第３図を用いて本発明の詳細な説明する。尚説明
を容易にするために、以下ＭＩ８ＦＥＴをＮチャンネル
型とする。第３図においてＡＤＤはアドレス入力信号を
表わし、Ｖφ１は制御信号φ１の電位を表わし、ＤＯＵ
Ｔ（ａ）は本発明によるゲート端子Ｎｌ、Ｎ２の電位を
、またＤＯＵＴ（ｂ）は従来例におけるゲート端子Ｎｌ
、Ｎ２の電位を示す。また時間ｔｏは読み出しデータ増
＃Ａ１ｇｌ路がアドレス入力の確定後、真の読み出しテ
ークを増幅する時刻を示している。時刻０からｔｏの間
は接点ＮＺ、Ｎ２には前サイクルの読み出しデータレベ
ルのアンバランスが残っている。従来例ＤＯＵＴΦ）に
おいては、時刻ｔｏが過ぎてから、電位が変化しはじめ
、かつ前述しているようにゲート容量・が大きい為、ゆ
っ〈シ変化し、時刻ｉ＋でゲート電位の反転が起る。そ
れに対して本発明回路においては制御信号φ１（ワンシ
ョットパルス）によりバランス機能が働く為ゲート電位
差５− は小さくなっておシ時刻ｔｏからのゲート電位の反転時
間は従来回路よシ短く々る為、読み出し時間を速くする
ことができる。すなわち本回路は読み出し時間の速い出
力回路を提供する１、ここで制御信号φ１の具体的な発
生方法の一例を説明する。
概略的には各アドレス入力回路にアドレス入力変化を感
じて、ワンショットパルスを発生させる回路を付加し、
それらのＡＮＤ回路を通して制御信号φ１を発生させる
。
じて、ワンショットパルスを発生させる回路を付加し、
それらのＡＮＤ回路を通して制御信号φ１を発生させる
。
第４図に具体的な回路を示す、。
第４図（ａ）はアドレス入力ＡＩＨの変化を感じて、ワ
ンショットパルスＡＲＩ（ＡＲｎ ）を発生させる回路
を示す。Ｑｌａ−Ｑ５ａはデブレッシ璽ン型のＭＩｓｐ
ｇ’ｒ、Ｑ６ａ〜Ｑ１３ａはエンハンスメント型のＭＩ
ＳＦＥＴであ、り、ＡＩＮはアドレス入力端子、Ｎ１ａ
−Ｎ７ａは接点を示す。入力ＡＩＮがハイレベルからロ
ーレベルに変化すると接点Ｎｌａはローレベルからハイ
レベルに変化し、接点Ｎ４ａはローレベルとａｂ、ＭＩ
ＳＦＥＴ Ｑ１３ａはＯＦＦとなる。
ンショットパルスＡＲＩ（ＡＲｎ ）を発生させる回路
を示す。Ｑｌａ−Ｑ５ａはデブレッシ璽ン型のＭＩｓｐ
ｇ’ｒ、Ｑ６ａ〜Ｑ１３ａはエンハンスメント型のＭＩ
ＳＦＥＴであ、り、ＡＩＮはアドレス入力端子、Ｎ１ａ
−Ｎ７ａは接点を示す。入力ＡＩＮがハイレベルからロ
ーレベルに変化すると接点Ｎｌａはローレベルからハイ
レベルに変化し、接点Ｎ４ａはローレベルとａｂ、ＭＩ
ＳＦＥＴ Ｑ１３ａはＯＦＦとなる。
１方、接点Ｎ２ａはハイレベルからローレベルと６一
なるがディレィ回路Ｄ１のディレィ時間だけ接点Ｎ５ａ
はハイレベルを保つので接点Ｎ３ａはローレベルを維持
し、ＭＩＳＦＥＴＱ１２ａはＯＩｉ”Ｆ１７）で接点Ｎ
７ａはディレィ時間だけハイレベルのワンショットパル
スを発生する１、逆に入力ＡＩＮがローレベルからハイ
レベルに変化すると接点Ｎ１ａはハイレベルからローレ
ベルに変化する。接点Ｎ６ａはディレィ回路Ｄ２のディ
レィ時間だけノ・イレベルを保つので、接点Ｎ４ａはロ
ーレベルとガっており、ＭＩＳＦＥＴ Ｑ１３ａはディ
レィ時間の間はＯＦＦとなる。また接点Ｎｘａのレベル
の変化により接点Ｎ２ａはローレベルからノ・イレベル
になるため、接点Ｎ３ａはローレベルとなり、従ってＭ
ＩＳＦＥＴＱ１２ａはＯＦ Ｆとなシ接点Ｎ７ａはディ
レィ時間だけワンショットパルスＡＲ１を発生する。従
ってアドレス入力が変化した場合接点Ｎ７ａにディレィ
回路ＤＩ、Ｄ２のディレィ時間だけワンショットパルス
を生じる。
はハイレベルを保つので接点Ｎ３ａはローレベルを維持
し、ＭＩＳＦＥＴＱ１２ａはＯＩｉ”Ｆ１７）で接点Ｎ
７ａはディレィ時間だけハイレベルのワンショットパル
スを発生する１、逆に入力ＡＩＮがローレベルからハイ
レベルに変化すると接点Ｎ１ａはハイレベルからローレ
ベルに変化する。接点Ｎ６ａはディレィ回路Ｄ２のディ
レィ時間だけノ・イレベルを保つので、接点Ｎ４ａはロ
ーレベルとガっており、ＭＩＳＦＥＴ Ｑ１３ａはディ
レィ時間の間はＯＦＦとなる。また接点Ｎｘａのレベル
の変化により接点Ｎ２ａはローレベルからノ・イレベル
になるため、接点Ｎ３ａはローレベルとなり、従ってＭ
ＩＳＦＥＴＱ１２ａはＯＦ Ｆとなシ接点Ｎ７ａはディ
レィ時間だけワンショットパルスＡＲ１を発生する。従
ってアドレス入力が変化した場合接点Ｎ７ａにディレィ
回路ＤＩ、Ｄ２のディレィ時間だけワンショットパルス
を生じる。
第４図（Ｃ）にディレィ回路の構成例を示す。ＱＩＣ−
Ｑ１０はデプレッションタイプのＭＩＳＦＥＴＱ５Ｃ〜
Ｑ８ＣはエンハンスメントタイプのＭＩＳＦＥＴであジ
ＩＮはディレィ回路の入力接点ＯＵＴは出力接点を示す
。またＮＩＣ−Ｎ５Ｃは接点を示す。
Ｑ１０はデプレッションタイプのＭＩＳＦＥＴＱ５Ｃ〜
Ｑ８ＣはエンハンスメントタイプのＭＩＳＦＥＴであジ
ＩＮはディレィ回路の入力接点ＯＵＴは出力接点を示す
。またＮＩＣ−Ｎ５Ｃは接点を示す。
回路はインバータ４段で構成されておシ、各インバータ
の入出力遅延時間の和の分だけディレィ回路の入力と出
力の間に遅延時間を生じる。なおこの回路はインバータ
４段で構成されているため入力、出力は同相の論理レベ
ルとがる。また遅延時間はインバータの大きさ等を変え
ることによシ、適切値に調整できる。第４図（１））は
同図（ａ）で発生するワンショットパルスのＡＮＤ論理
を数多制御信号φ１を発生させる回路を示す。Ｑｌｂ、
Ｑ２ｂはディプレッションタイプのＭＩＳＦＥＴ Ｑ３
ｂ、ＱＲＩ〜ＱＲ１ｔ、エンハンスメントタイプのＭＩ
ＳＦＥＴを示す。
の入出力遅延時間の和の分だけディレィ回路の入力と出
力の間に遅延時間を生じる。なおこの回路はインバータ
４段で構成されているため入力、出力は同相の論理レベ
ルとがる。また遅延時間はインバータの大きさ等を変え
ることによシ、適切値に調整できる。第４図（１））は
同図（ａ）で発生するワンショットパルスのＡＮＤ論理
を数多制御信号φ１を発生させる回路を示す。Ｑｌｂ、
Ｑ２ｂはディプレッションタイプのＭＩＳＦＥＴ Ｑ３
ｂ、ＱＲＩ〜ＱＲ１ｔ、エンハンスメントタイプのＭＩ
ＳＦＥＴを示す。
Ｎｉｂ、Ｎ２ｂは接点を示す。入力ＡＲＩ〜ＡＲｎは各
アドレス入力回路で発生するワンショットパルス信号で
ある。ｎはアドレス入力の数を意味する。アドレス入力
１〜ｎのいずれかが変化してで、それに対応するワンシ
ョットパルスＡＲｔ〜ＡＲｎのいずれかがパルスを発生
すると、それが発生している間だけ接点Ｎｉｂのレベル
はローレベルとなる。
アドレス入力回路で発生するワンショットパルス信号で
ある。ｎはアドレス入力の数を意味する。アドレス入力
１〜ｎのいずれかが変化してで、それに対応するワンシ
ョットパルスＡＲｔ〜ＡＲｎのいずれかがパルスを発生
すると、それが発生している間だけ接点Ｎｉｂのレベル
はローレベルとなる。
従ってその間接点Ｎ２ｂのレベルはハイレベルとなり制
御信号φ１がワンショットパルスとして発生する。同出
力接点Ｎ２ｂに接続されているＭＩＳＦＥＴ Ｑ４ｂｔ
’ｉエンハンスメントタイプであり回路によっては書き
込み時に制御信号φ１を発生させ永いように、書き込み
系信号φＷで制御している例である。以上１実施例によ
シ説明したように本発明による、出力インバータのゲー
ト端子間の短絡手段によジ読み出し速度の速い出力回路
を提供できる。
御信号φ１がワンショットパルスとして発生する。同出
力接点Ｎ２ｂに接続されているＭＩＳＦＥＴ Ｑ４ｂｔ
’ｉエンハンスメントタイプであり回路によっては書き
込み時に制御信号φ１を発生させ永いように、書き込み
系信号φＷで制御している例である。以上１実施例によ
シ説明したように本発明による、出力インバータのゲー
ト端子間の短絡手段によジ読み出し速度の速い出力回路
を提供できる。
以上、ＮチャンネルＭＩＳＦＥＴを用いた場合について
説明を行なったがＰチャンネルＭＩ８ＦＥＴを用いても
極性を適切に反転すれば本発明の適用を妨けるものでは
ない。
説明を行なったがＰチャンネルＭＩ８ＦＥＴを用いても
極性を適切に反転すれば本発明の適用を妨けるものでは
ない。
第１図は従来の出力回路の１例を示す図、第２図は本発
明による１実施例を示す図、第３図は本発明の効果を示
したものでＡＤＤはアドレス入力９− の■φ１は制御信号φ１の波形図を示す図、第４図（ａ
）〜（Ｃ）は本発明の１実施例に用いた制御信号φ１の
発生方法を示す図である。ＤＯＵＴ（ａ）は本発明によ
る、ＤＯＵＴΦ）は従来の回路の出力ＭＩＳＦＥＴゲー
トレベルの波形を示す。 Ｑ、１． Ｑ２． Ｑ３． Ｑ、５ａ−Ｑｌ ３ａ、
Ｑ、３ｂ、 Ｑ４ｂ、 ＱＲＩ〜ＱＲｎ、Ｑ５ｃｍＱ８
ｃ・・曲エンハンスメントタイプＭＩＳＦ’ＢＴＸＱｌ
ａ 〜Ｑ５ａ、Ｑｌｂｉ Ｑ２ｂ、Ｑｌｃ 〜Ｑ４ｃ・
・・・・・デプレッションタイプＭＩＳＦＥＴ。 １０− ８Ｉ 図 第３図 ｔｒＮＤ （ｃ） 第４図
明による１実施例を示す図、第３図は本発明の効果を示
したものでＡＤＤはアドレス入力９− の■φ１は制御信号φ１の波形図を示す図、第４図（ａ
）〜（Ｃ）は本発明の１実施例に用いた制御信号φ１の
発生方法を示す図である。ＤＯＵＴ（ａ）は本発明によ
る、ＤＯＵＴΦ）は従来の回路の出力ＭＩＳＦＥＴゲー
トレベルの波形を示す。 Ｑ、１． Ｑ２． Ｑ３． Ｑ、５ａ−Ｑｌ ３ａ、
Ｑ、３ｂ、 Ｑ４ｂ、 ＱＲＩ〜ＱＲｎ、Ｑ５ｃｍＱ８
ｃ・・曲エンハンスメントタイプＭＩＳＦ’ＢＴＸＱｌ
ａ 〜Ｑ５ａ、Ｑｌｂｉ Ｑ２ｂ、Ｑｌｃ 〜Ｑ４ｃ・
・・・・・デプレッションタイプＭＩＳＦＥＴ。 １０− ８Ｉ 図 第３図 ｔｒＮＤ （ｃ） 第４図
Claims (2)
- （１）１方の端子が電源端子に接続され、もう１方の端
子がＧＮＤ端子に接続され、共通の接点を出力端子とし
、出力時にはゲート端子に相補信号が加わるように構成
された、エンハンスメント型ＭＩＳＦＥＴのインバータ
から成る出力回路において該出力インバータのゲート端
子間に短絡手段を設けたことを特徴とする出力回路。 - （２）上記短絡手段は、該出力インバータゲート端子間
にソースドレイン端子を接続し、ケート端子に導通を制
御する信号を加えるようにしたエンハンスメント型ＭＩ
８ＦＥＴよ〕構成されることを特徴とする特許請求の範
囲第（１）項に記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218687A JPS59110091A (ja) | 1982-12-14 | 1982-12-14 | 出力回路 |
| US06/561,368 US4620298A (en) | 1982-12-14 | 1983-12-14 | High-speed output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218687A JPS59110091A (ja) | 1982-12-14 | 1982-12-14 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110091A true JPS59110091A (ja) | 1984-06-25 |
Family
ID=16723836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218687A Pending JPS59110091A (ja) | 1982-12-14 | 1982-12-14 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4620298A (ja) |
| JP (1) | JPS59110091A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0194939A2 (en) * | 1985-03-14 | 1986-09-17 | Fujitsu Limited | Semiconductor memory device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130388A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | 半導体記憶装置 |
| JP2534782B2 (ja) * | 1989-11-10 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
| US5295104A (en) * | 1991-12-17 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with precharged internal data bus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
| JPS5794982A (en) * | 1980-12-02 | 1982-06-12 | Nec Corp | Memory circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441172A (en) * | 1981-12-28 | 1984-04-03 | National Semiconductor Corporation | Semiconductor memory core program control circuit |
-
1982
- 1982-12-14 JP JP57218687A patent/JPS59110091A/ja active Pending
-
1983
- 1983-12-14 US US06/561,368 patent/US4620298A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
| JPS5794982A (en) * | 1980-12-02 | 1982-06-12 | Nec Corp | Memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0194939A2 (en) * | 1985-03-14 | 1986-09-17 | Fujitsu Limited | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4620298A (en) | 1986-10-28 |
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