JPS6074034A - パイプライン制御方式 - Google Patents
パイプライン制御方式Info
- Publication number
- JPS6074034A JPS6074034A JP58182604A JP18260483A JPS6074034A JP S6074034 A JPS6074034 A JP S6074034A JP 58182604 A JP58182604 A JP 58182604A JP 18260483 A JP18260483 A JP 18260483A JP S6074034 A JPS6074034 A JP S6074034A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- time
- register
- internal data
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えばマイクロコンピュータの制御方式に係
シ、特に複数個の命令を同時に先回シ並行処理するパイ
グライン制御力式に関する。
シ、特に複数個の命令を同時に先回シ並行処理するパイ
グライン制御力式に関する。
従来、複数個の命令を同時に先回り並列処理するパイプ
ライン制御方式は、クリえは第１図に示すような回路で
行なわれている。図において、１１は算術論理演算ユニ
ット（ＡＬＵ）、１２！ 。
ライン制御方式は、クリえは第１図に示すような回路で
行なわれている。図において、１１は算術論理演算ユニ
ット（ＡＬＵ）、１２！ 。
ノ２□は内部データバス、１３．．１３２はそれぞれタ
イミング（ｇ号φ２で制御される上記内部データバス１
２．．１２２のプリチャージ用トランジスタ、１４はア
キー−ムレータ（Ａ ｃ ｃ Ａ 、）、１５はφ２−
ｃｏｎｔ １ ’ｌｔ’＋号で制御［されＡｃｃＡ Ｉ
４の内容を内部デ゛−タバス１２．へ出力するだめの
ダートトランジスタ、１６はφ１−ｃｏｎｔ 、？情＋
じで制御され内部ブ′−タバスＪ２２ を介して転送さ
れたデータを上記ＡｃｃＡ １４ヘロードする／こめの
ダートトランジスタ、１７Ｉ １）７２１：１：（ハぞ
れタイミング信号φｌで制御されるＡＬＵ ｌ ７の入
力ダートトランジスタ、１８ｉｒ、ＩＡＬＵ Ｉ Ｊの
演算結果を保持するレジスタ、１９はタイミング信号φ
２で制御されＡＬＵ ７７の演ｎ、結果を土記レジスタ
１８へ転送してロードするだめのダートトランジスタ、
２０はφ２・ｃｏｎｔ ２信号で制御され土屈レジスタ
１９の内容を内部データバス１２２へ出力するゲートト
ランジスタである。
イミング（ｇ号φ２で制御される上記内部データバス１
２．．１２２のプリチャージ用トランジスタ、１４はア
キー−ムレータ（Ａ ｃ ｃ Ａ 、）、１５はφ２−
ｃｏｎｔ １ ’ｌｔ’＋号で制御［されＡｃｃＡ Ｉ
４の内容を内部デ゛−タバス１２．へ出力するだめの
ダートトランジスタ、１６はφ１−ｃｏｎｔ 、？情＋
じで制御され内部ブ′−タバスＪ２２ を介して転送さ
れたデータを上記ＡｃｃＡ １４ヘロードする／こめの
ダートトランジスタ、１７Ｉ １）７２１：１：（ハぞ
れタイミング信号φｌで制御されるＡＬＵ ｌ ７の入
力ダートトランジスタ、１８ｉｒ、ＩＡＬＵ Ｉ Ｊの
演算結果を保持するレジスタ、１９はタイミング信号φ
２で制御されＡＬＵ ７７の演ｎ、結果を土記レジスタ
１８へ転送してロードするだめのダートトランジスタ、
２０はφ２・ｃｏｎｔ ２信号で制御され土屈レジスタ
１９の内容を内部データバス１２２へ出力するゲートト
ランジスタである。
次に、上記のような構成において、その動作をＡｃｃ
Ａ １４の内容を１ずつ増加させて行く命令（ＴＮｃ
Ａ ）を島に取って第２図を参照して説明する。ＩＮＣ
Ａの実行に必要な動作は次に記す４つである。
Ａ １４の内容を１ずつ増加させて行く命令（ＴＮｃ
Ａ ）を島に取って第２図を参照して説明する。ＩＮＣ
Ａの実行に必要な動作は次に記す４つである。
１、 オ被し−ションコードの７エツチ２、 オ被し−
ションコードのデコード３、（Ａｃｅ Ａ） ＋１をＡ
ＬＵ Ｊ Ｉで実行４ 演算結果をＡｃｃ Ａに戻す 上記第１図の回路においては、外部パス動作、デコード
動作および実行はそれぞれ独立して行なえるプζめ、こ
れらを同時に実用（・ぞイブライン処理）することによ
シ、見かけ」二２マシンサイクルでＩＮＣＡを実行でき
ることになる。すなわち、図示しないメインメモリから
外部パスを介り、てオペレーションコードが取り出され
、このオペレーションコードがデコードされる。これに
よって各ダートトランジスタ１５，２０゜１６を制御す
るための開側１信号φ２・ｃｏｎｔ ｌ 。
ションコードのデコード３、（Ａｃｅ Ａ） ＋１をＡ
ＬＵ Ｊ Ｉで実行４ 演算結果をＡｃｃ Ａに戻す 上記第１図の回路においては、外部パス動作、デコード
動作および実行はそれぞれ独立して行なえるプζめ、こ
れらを同時に実用（・ぞイブライン処理）することによ
シ、見かけ」二２マシンサイクルでＩＮＣＡを実行でき
ることになる。すなわち、図示しないメインメモリから
外部パスを介り、てオペレーションコードが取り出され
、このオペレーションコードがデコードされる。これに
よって各ダートトランジスタ１５，２０゜１６を制御す
るための開側１信号φ２・ｃｏｎｔ ｌ 。
φ２°ｃａｎｔ ２およびφ１・ｃｏｎｔ ３が決定さ
れる。
れる。
上記オペレーションコードがデコードされている期間内
の時刻ｔ。−Ｉ１間において、タイミング信号φ２１’
ｉハイ（” １ ” ）レベルであるので、ゲートトラ
ンジスタ１３、＋１３２がオン状態となシ、内部データ
バスｔ２．．ｉ２２がハイ（” １ ” ）レベルにプ
リチャージされる。
の時刻ｔ。−Ｉ１間において、タイミング信号φ２１’
ｉハイ（” １ ” ）レベルであるので、ゲートトラ
ンジスタ１３、＋１３２がオン状態となシ、内部データ
バスｔ２．．ｉ２２がハイ（” １ ” ）レベルにプ
リチャージされる。
次に、時刻１．において制御信号φ２・ｃｏｎｔ ｌが
″１＃レベルとなると、ダートトランジスタ１５がオン
状態となＦ）ＡｃｃＡ１４から内部パスライン１２．上
にデータが読み出され、とのＡｃｅ Ａ １４のデータ
に応じて内部パスライン１２、がディスチャージ（ｄＣ
み出したデータが０”の時）あるいはプリチャージ状！
用か保持（読み出したデータがｌ″の１時）でれる。１
侍刻ｔ２〜ｔ３においてタイミング１８号φ１が゛ｊ＃
レベルとなると、ダートトランジスタ１７１．１７２が
オン状態となシ、上記内部データバス１２．のデータが
ＡＬＵ １７のＸ側入力端に、図示しない一時しジスク
のデータがＹ側入力端（ＩＮＣＡの場合な００”）にそ
れぞれ取シ込まれ、これらのデータとキャリーとに基づ
いて（ＡｃｃＡ）＋１が演算される。そして時刻ｔ４に
おいてタイミング信号φ２が゛ｌ＃レベルとなると、ダ
ートトランジスタ１９がオン状態となり、上記ＡＬＵ
１１の出力がレジスタ１８にロードされる。次に、時刻
ｔ５において制御信号φ２・ｃｏｎｔ ２が″１＃レベ
ルとなるとダートトランジスタ２０がオン状態とナシ、
内部データバス１２２上にレジスタ１８にロードされた
データが読み出される。時刻ｔ６においてφ１・ｃｏわ
Ｉ３が°゛１″１″レベルと、ダートトランジスタ１６
がオン状態となり、内部データバス１２□土の（Ａｃｃ
、Ａ） ＋１のデータがＡｃｃＡ１４に；Ｉ４：き込ま
れる。そして、時刻ｔ７においてφＢｃｏｎｔＪが“０
”レベルとなるとダートトランジスタ１６がオフ状態と
なり、時刻ｔ８ニオイテφ２・ｃｏｎｔ ２か′”０”
レベルとなるとダートトランジスタ２０がオフ状態とな
る。この時刻ｔ８において、タイミング信号φ２が″１
″レベルとなシ、ダートトランジスタ１３し１３２がオ
ン状態となって再び内部データ・々ス１；！１．１２□
のプリチャージが開始される。
″１＃レベルとなると、ダートトランジスタ１５がオン
状態となＦ）ＡｃｃＡ１４から内部パスライン１２．上
にデータが読み出され、とのＡｃｅ Ａ １４のデータ
に応じて内部パスライン１２、がディスチャージ（ｄＣ
み出したデータが０”の時）あるいはプリチャージ状！
用か保持（読み出したデータがｌ″の１時）でれる。１
侍刻ｔ２〜ｔ３においてタイミング１８号φ１が゛ｊ＃
レベルとなると、ダートトランジスタ１７１．１７２が
オン状態となシ、上記内部データバス１２．のデータが
ＡＬＵ １７のＸ側入力端に、図示しない一時しジスク
のデータがＹ側入力端（ＩＮＣＡの場合な００”）にそ
れぞれ取シ込まれ、これらのデータとキャリーとに基づ
いて（ＡｃｃＡ）＋１が演算される。そして時刻ｔ４に
おいてタイミング信号φ２が゛ｌ＃レベルとなると、ダ
ートトランジスタ１９がオン状態となり、上記ＡＬＵ
１１の出力がレジスタ１８にロードされる。次に、時刻
ｔ５において制御信号φ２・ｃｏｎｔ ２が″１＃レベ
ルとなるとダートトランジスタ２０がオン状態とナシ、
内部データバス１２２上にレジスタ１８にロードされた
データが読み出される。時刻ｔ６においてφ１・ｃｏわ
Ｉ３が°゛１″１″レベルと、ダートトランジスタ１６
がオン状態となり、内部データバス１２□土の（Ａｃｃ
、Ａ） ＋１のデータがＡｃｃＡ１４に；Ｉ４：き込ま
れる。そして、時刻ｔ７においてφＢｃｏｎｔＪが“０
”レベルとなるとダートトランジスタ１６がオフ状態と
なり、時刻ｔ８ニオイテφ２・ｃｏｎｔ ２か′”０”
レベルとなるとダートトランジスタ２０がオフ状態とな
る。この時刻ｔ８において、タイミング信号φ２が″１
″レベルとなシ、ダートトランジスタ１３し１３２がオ
ン状態となって再び内部データ・々ス１；！１．１２□
のプリチャージが開始される。
なお、ＡＬＵ Ｊ ７における（Ａｃｅ Ａ） ＋１の
少（９時およびレジスタ１８へのデータ転送時（１ｚ〜
ｔ６）には、外部パス動作により次のオ被し−ションコ
ードがフェッチされ、上記レジスタ１８からＡｃｃＡＪ
４へのデータ転送時（ｔ６〜ｔｌＧ ）の間に、次のオ
イレ〜ジョンコードがデコードされる。
少（９時およびレジスタ１８へのデータ転送時（１ｚ〜
ｔ６）には、外部パス動作により次のオ被し−ションコ
ードがフェッチされ、上記レジスタ１８からＡｃｃＡＪ
４へのデータ転送時（ｔ６〜ｔｌＧ ）の間に、次のオ
イレ〜ジョンコードがデコードされる。
上述したように、内部データバス１２． 、７２２は一
朋デイスチャージされると次のタイミング信号φ２の″
１＃Ｖベルによって再びゾリチ４・−ジされるまで″１
＃レベルにはならないので、ＡｃｃＡＩ４からφ２・ｃ
Ｏｎｔ １のタイミングでデータを出力する場合には、
ＡｃｃＡ７４のテ゛−りが既に確定している必要がある
。匠って、ＡｃｃＡ ／ ４の内容更新はφ１・ｃｏｎ
ｔ ｓのタイミングであるので、その内容はデータが出
力される１つ以上前のマシンサイクルにおいてロードさ
れている必要がある。
朋デイスチャージされると次のタイミング信号φ２の″
１＃Ｖベルによって再びゾリチ４・−ジされるまで″１
＃レベルにはならないので、ＡｃｃＡＩ４からφ２・ｃ
Ｏｎｔ １のタイミングでデータを出力する場合には、
ＡｃｃＡ７４のテ゛−りが既に確定している必要がある
。匠って、ＡｃｃＡ ／ ４の内容更新はφ１・ｃｏｎ
ｔ ｓのタイミングであるので、その内容はデータが出
力される１つ以上前のマシンサイクルにおいてロードさ
れている必要がある。
ところで、マシンサイクル２における外部パスＱｔｂ
作およびマシンサイクル３における内部動作Ｊのデコー
ド動作は空サイクルとなっているので、牌論的にはこの
空サイクルで次の命令をフェッチし、デコードすること
によシ見かけ土の処理時間を短縮できるが、実際には内
部動作２において、「（Ａｃｃ Ａ） ＋１→ＳＪ 。
作およびマシンサイクル３における内部動作Ｊのデコー
ド動作は空サイクルとなっているので、牌論的にはこの
空サイクルで次の命令をフェッチし、デコードすること
によシ見かけ土の処理時間を短縮できるが、実際には内
部動作２において、「（Ａｃｃ Ａ） ＋１→ＳＪ 。
［（Ｓ）→ＡｃｃＡＪの２マシンサイクル必要であるた
め、これは無駄となる。そこで、内部動作の・ぞスを増
やし、［（Ｓ）→ＡｃｃＡ Ｊと次の命令の実行を同時
に行なえるようにすれば、ＩＮＣＡを１マシンサイクル
で実行できることになるが、次の命令もＩＮＣＡであっ
た場合、［（Ｓ）→ＡｃｃＡＪと「（ＡＣｃＡ）＋１−
＋Ｓ」とが同時に行なわれることになυ、「（Ｓ） −
＋ ＡｃｃＡ ＪによるＡｃｃＡ１４内のデータの確定
はφビｃｏｎｔ ３のタイミング（ｔ６〜ｔ７ ）であ
るのに対し、ｒ（ＡｃｃＡ）＋ｔ→Ｓ」のためにＡｃｃ
Ａ １４の出力側ゲートが開く（ダートトランジスタ１
５がオン状態となる）のがφ２・ｃｏｎｔ ２が１”レ
ベルとなる時刻ｔ５〜ｔ８であるので、古いデータによ
って内部データバスＩ２Ｉのプリチャージが無効となっ
てしまう。
め、これは無駄となる。そこで、内部動作の・ぞスを増
やし、［（Ｓ）→ＡｃｃＡ Ｊと次の命令の実行を同時
に行なえるようにすれば、ＩＮＣＡを１マシンサイクル
で実行できることになるが、次の命令もＩＮＣＡであっ
た場合、［（Ｓ）→ＡｃｃＡＪと「（ＡＣｃＡ）＋１−
＋Ｓ」とが同時に行なわれることになυ、「（Ｓ） −
＋ ＡｃｃＡ ＪによるＡｃｃＡ１４内のデータの確定
はφビｃｏｎｔ ３のタイミング（ｔ６〜ｔ７ ）であ
るのに対し、ｒ（ＡｃｃＡ）＋ｔ→Ｓ」のためにＡｃｃ
Ａ １４の出力側ゲートが開く（ダートトランジスタ１
５がオン状態となる）のがφ２・ｃｏｎｔ ２が１”レ
ベルとなる時刻ｔ５〜ｔ８であるので、古いデータによ
って内部データバスＩ２Ｉのプリチャージが無効となっ
てしまう。
上述したように処理時間の短縮が強く堕まれているにも
かかわらず、従来の・ぞイブライン：ｂｉ１１卸方式で
はそれが困難であった。
かかわらず、従来の・ぞイブライン：ｂｉ１１卸方式で
はそれが困難であった。
この発明は上記のような事情に鑑みてｌｘ ＠ ７Ｉだ
もので、その目的とするところは、内部の処理時間を短
縮することなく見かけ士の処↓す１時間を短縮できるす
ぐれたパイシラインｆｌｉｌｌ ｕ１４１方式を提供す
ることである。
もので、その目的とするところは、内部の処理時間を短
縮することなく見かけ士の処↓す１時間を短縮できるす
ぐれたパイシラインｆｌｉｌｌ ｕ１４１方式を提供す
ることである。
すなわち、この発明においては、内部データバスを所定
のタイミングでグリチャージし、レジスタから上記内部
データバスに読み出したデータに応じて内部データバス
をディスチャージあるいはプリチャージ状態を保持して
複数個の命令を同時に先回Ｄ ＋Ｉｎ行処理するパイプ
ラインｆｌｉｌｌ ｆ＋ｔ４１方式において、レジスタ
の内容を使用した以降のザイクルで新しいデータが上記
レジスタにロードされる命令の場合、内部データバスの
プリチャージ期間中にアキーームレータの入力ダートを
開き、その内容を全ビットプリチャージレベルに設定す
るもので、これによって、たとえ制ｆ＋１１ イＭ号φ
２・ｅｏｎｔ ２のタイミングで内部ゾ′−タパス１２
□に古いデータが出力されてもこの内部データバスのプ
リチャージを無効とならないようにしたものである。
のタイミングでグリチャージし、レジスタから上記内部
データバスに読み出したデータに応じて内部データバス
をディスチャージあるいはプリチャージ状態を保持して
複数個の命令を同時に先回Ｄ ＋Ｉｎ行処理するパイプ
ラインｆｌｉｌｌ ｆ＋ｔ４１方式において、レジスタ
の内容を使用した以降のザイクルで新しいデータが上記
レジスタにロードされる命令の場合、内部データバスの
プリチャージ期間中にアキーームレータの入力ダートを
開き、その内容を全ビットプリチャージレベルに設定す
るもので、これによって、たとえ制ｆ＋１１ イＭ号φ
２・ｅｏｎｔ ２のタイミングで内部ゾ′−タパス１２
□に古いデータが出力されてもこの内部データバスのプ
リチャージを無効とならないようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第３図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、前記第
１図におけるゲートトランジスタ１６を制御イＢ号φビ
ｃｏｎｔ ３とφ工・ｃｏｎｔ ３’との論理和で制御
するためのオア回路２ノを設けたもので、その動作は第
４図に示される。なお、φｚ −ｃｏｎｔ ３’はＡｃ
ｃＡ１４ｉ１度全ビット“１ｎにしてからロードするイ
１、号である。ここで時刻ｔｏ−ｔ４ｔでの！１１υｆ
’ｌ＝ ｔｕ、前記第２図と同様であシ、内部動作かｔ
冑加してマシンサイクル２と３におりる外部・ぐス動作
と内部ａ作７に次のオペレーションコードのフェッチと
このオペレーションコードのデコードが行なわれる点の
Ｈが異なる。時刻ｔ４ＶＣおいてタイミング信号φ２が
゛１″ノベルとなってケ。
する。第３図において、前記第１図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、前記第
１図におけるゲートトランジスタ１６を制御イＢ号φビ
ｃｏｎｔ ３とφ工・ｃｏｎｔ ３’との論理和で制御
するためのオア回路２ノを設けたもので、その動作は第
４図に示される。なお、φｚ −ｃｏｎｔ ３’はＡｃ
ｃＡ１４ｉ１度全ビット“１ｎにしてからロードするイ
１、号である。ここで時刻ｔｏ−ｔ４ｔでの！１１υｆ
’ｌ＝ ｔｕ、前記第２図と同様であシ、内部動作かｔ
冑加してマシンサイクル２と３におりる外部・ぐス動作
と内部ａ作７に次のオペレーションコードのフェッチと
このオペレーションコードのデコードが行なわれる点の
Ｈが異なる。時刻ｔ４ＶＣおいてタイミング信号φ２が
゛１″ノベルとなってケ。
−トランジスタＪＪＩ ｌ７３２かオン状態となシ、内
部データバスがプリチャージされる。
部データバスがプリチャージされる。
この時、制御信号φ８・ｃｏｎｔ、？’ノ”Ｊ″レヘル
よってダートトランジスタ１６かメン状ｉ、１！ｊとな
シ、Ａｃｅ Ａ １４には全ビット″１＃かハき込まれ
る。次に、時刻ｔ５においてφ２・ｃｏｎｔ ２か１１
″レベルになると、ゲートトランジスタ２０がオン状態
となシ、内部テーク・ぐスノ２２にレジスタ１８から（
Ａｃｅ Ａ） ＋１が出力される。
よってダートトランジスタ１６かメン状ｉ、１！ｊとな
シ、Ａｃｅ Ａ １４には全ビット″１＃かハき込まれ
る。次に、時刻ｔ５においてφ２・ｃｏｎｔ ２か１１
″レベルになると、ゲートトランジスタ２０がオン状態
となシ、内部テーク・ぐスノ２２にレジスタ１８から（
Ａｃｅ Ａ） ＋１が出力される。
この時、ダートトランジスタ１６がオン状１櫟であるの
で上’ａｅ （ＡｃｃＡ） ＋１はＡｃｃＡ１４に書き
込まれる。そして、時刻ｔ８においてタイミング信号φ
２がｌ”レベルとなると、ダートトランジスタＩ３Ｉ
、ノ３２がオン状態となシ、内部データバス１２１，１
２２かプリチャージされる。
で上’ａｅ （ＡｃｃＡ） ＋１はＡｃｃＡ１４に書き
込まれる。そして、時刻ｔ８においてタイミング信号φ
２がｌ”レベルとなると、ダートトランジスタＩ３Ｉ
、ノ３２がオン状態となシ、内部データバス１２１，１
２２かプリチャージされる。
このような方式によれば、上述したようにパイグライン
を一段余計に重畳することができ、内部の処理時間は同
じままで、兇かけ上の処理時間ｆＬｌマシンサイクル分
短縮できる。すなわち、例えばＩＮＣＡの命令の場合、
１−（Ａｃｃ Ａ） ＋１→Ｓ」のサイクルにおいて、
実際にはこのサイクル中のφ、の１”レベルの期間だけ
データを保持していれば必ず次のサイクルで新しいデー
タがロードされるので、内容が破壊されてもかまわない
ことになる。そこで、このような命令の場合にはＡｃｃ
、Ａの内容を出力してしまった後では、その内容を全ビ
ット１にしても特に問題とはならない。具体的にｄえば
、［（Ｓ）→ＡｃｃＡＪにおいてＡｃｃＡへのロード信
号を前のサイクルのφ２の”ｌ＃レベルへの立ち上が９
から、このサイクルにおけるφ１の” ＋１ ’レベル
への立ち下がシまでとすれば、内部データバス１２２が
プリチャージされているので、ＡｃｃＡ７４の内容は全
ビット″ｌ＃となり、次にレジスタ１８から制御４８号
φ２・ｃｏｎｔ ２のタイミングでレジスタ１８に格納
されたデータが内部データバス１２２に出力されると同
時にＡｃｃｈｊ４の内容が更新される。
を一段余計に重畳することができ、内部の処理時間は同
じままで、兇かけ上の処理時間ｆＬｌマシンサイクル分
短縮できる。すなわち、例えばＩＮＣＡの命令の場合、
１−（Ａｃｃ Ａ） ＋１→Ｓ」のサイクルにおいて、
実際にはこのサイクル中のφ、の１”レベルの期間だけ
データを保持していれば必ず次のサイクルで新しいデー
タがロードされるので、内容が破壊されてもかまわない
ことになる。そこで、このような命令の場合にはＡｃｃ
、Ａの内容を出力してしまった後では、その内容を全ビ
ット１にしても特に問題とはならない。具体的にｄえば
、［（Ｓ）→ＡｃｃＡＪにおいてＡｃｃＡへのロード信
号を前のサイクルのφ２の”ｌ＃レベルへの立ち上が９
から、このサイクルにおけるφ１の” ＋１ ’レベル
への立ち下がシまでとすれば、内部データバス１２２が
プリチャージされているので、ＡｃｃＡ７４の内容は全
ビット″ｌ＃となり、次にレジスタ１８から制御４８号
φ２・ｃｏｎｔ ２のタイミングでレジスタ１８に格納
されたデータが内部データバス１２２に出力されると同
時にＡｃｃｈｊ４の内容が更新される。
以上説明したようにこの発明によれば、内ｔｉｔの処理
時間を短縮することなく見かけ上の処理時間を短縮でき
るすぐれたパイプライン制御力式が得られる。
時間を短縮することなく見かけ上の処理時間を短縮でき
るすぐれたパイプライン制御力式が得られる。
第１図は従来のパイプライン制斜方式を説明するための
回路図、第２図は上記第１し１の・；す）作を説明する
ためのタイミングチャート、第３図はこの発明の一実施
例に係るバイグライン割口１１１方式を説明するための
回路図、第４図は上記第３図の回路の動作を説明するた
めのタイミングチャートである。 １ノ・・・算術論理演算ユニッ） （ＡＬＵ）、１２１
．１２２ ・・・内部データバス、１３Ｉ 。
回路図、第２図は上記第１し１の・；す）作を説明する
ためのタイミングチャート、第３図はこの発明の一実施
例に係るバイグライン割口１１１方式を説明するための
回路図、第４図は上記第３図の回路の動作を説明するた
めのタイミングチャートである。 １ノ・・・算術論理演算ユニッ） （ＡＬＵ）、１２１
．１２２ ・・・内部データバス、１３Ｉ 。
Claims (1)
- 内部データバスを庖定のタイミングでプリチャージし、
レジスタから上記内部データバスに読み出したデータに
応じて内部データバスをディスチャージあるいはブリチ
ャージ状態を保持して複数個の命令を同時に先回シ並行
処理するノｅイゾライン制御方式において、レジスタの
内容を使用した以降のサイクルで新しいデータが上記レ
ジスタにロードされる命令の場合、内部データバスのプ
リチャージ期間中にレジスタの入力ダート開き、その内
容を全ピットグリチャージレベルに設定することを特徴
とするノぐイブライン制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182604A JPS6074034A (ja) | 1983-09-30 | 1983-09-30 | パイプライン制御方式 |
| DE19843435741 DE3435741A1 (de) | 1983-09-30 | 1984-09-28 | Datenprozessor |
| US07/085,244 US4780807A (en) | 1983-09-30 | 1987-08-11 | Pipeline processor with overlapped fetch and execute cycles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182604A JPS6074034A (ja) | 1983-09-30 | 1983-09-30 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074034A true JPS6074034A (ja) | 1985-04-26 |
| JPH0210454B2 JPH0210454B2 (ja) | 1990-03-08 |
Family
ID=16121188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182604A Granted JPS6074034A (ja) | 1983-09-30 | 1983-09-30 | パイプライン制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4780807A (ja) |
| JP (1) | JPS6074034A (ja) |
| DE (1) | DE3435741A1 (ja) |
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Also Published As
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|---|---|
| DE3435741C2 (ja) | 1989-02-16 |
| DE3435741A1 (de) | 1985-04-18 |
| US4780807A (en) | 1988-10-25 |
| JPH0210454B2 (ja) | 1990-03-08 |
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