JPH0322022A

JPH0322022A - ダイナミック演算装置

Info

Publication number: JPH0322022A
Application number: JP1157647A
Authority: JP
Inventors: Hiromichi Takahashi; 高橋　浩道; Tomoji Nukiyama; 抜山　知二
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-19
Filing date: 1989-06-19
Publication date: 1991-01-30
Anticipated expiration: 2012-06-04
Also published as: JP2616017B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はダイナミック演算装置に関し、特に同期式ＲＡ
・Ｍｌｌ戒のレジスタ出力をダイナミック回路構戒の演
算部の入力データとして用いるダイナミック演算装置に
関する。

〔従来の技術〕

従来、かかるダイナミック演算装置は同期式ＲＡＭ楕或
のレジスタとダイナミック回路構戒の演算部により形戒
されている。

第７図は従来の一例を説明するためのダイナミック演算
装置のブロック図である。

第７図に示すように、このダイナミック演算装置は、制
御クロックＣｌ，ＣＩとレジスタラッチパルスＲＬＰを
力しＤ出力するレジスタ１１と、ａ，ｂを入力し制御ク
ロックで］で制御されてＳ，を演算出力する演算部１２
およびＤ−フリップフロップ１３とから構戒されており
、レジスタ１１と演算部１２とはＤ−フリップフロップ
１３を介して接続されている。

第８図は第７図に示すレジスタの回路図である。

第８図に示すように、レジスタ１１はブリチャージ回路
３，ＲＡＭセル４，センスアンプ５，ＲＡＭのアドスデ
コーダ（図示省略）の出力情報がアドレス情報ＡＤＤＲ
７としてＲＡＭセル４に入力する制御を行なうＡＮＤゲ
ート６より楕或されている．また、Ｃｌ，Ｃｌは制御ク
ロックであり、Ｄ，ＤはＲＡＭ楕或のレジスタ１１のデ
ィジット出力である．次に、このＲＡＭ構成のレジスタの動作を説明する。

第９図は第８図に示すレジスタの動作タイミング図であ
る．第９図に示すように、ディジット線Ｄ，ＤはクロックＣ
１がハイレベル時にブリチャージされる．次に、Ｃ１が
ハイレベルとなると、ＡＮＤゲート６が活性化する。い
ま、ＲＡＭセル４が選択される場合、ＡＤＤＲ７はハイ
レベルになるので、サンプリングを開始する。そしてＤ
，Ｄがある特定のレベル差を得た時ＲＡＭ４のラッチパ
ルスＲＬＰがハイレベルになり、センスアンプ５が起動
される。これにより、ディジット出力Ｄ，Ｄがそれぞれ
論理レベル「１」または「Ｏ」として出力される。

第１０図は第７図に示す演算部の回路図である。

第１０図に示すように、演算部１２はダイナミック回路
のりップルスルー型のキャリー伝播加算器で楕戒されて
いる．演算制御部１４はＮチャネルのエンハンスメント
型ＭＯＳトランジスタで構或されており、演算制御信号
ＭＯ〜Ｍ６により加算だけではなく減算等の論理演算が
実行される．ここでは、簡単のために演算部１２は入力
データａおよびｂの加算のみを行なうものとし、演算制
御信号ＭＯ＝　ｒｌ」，Ｍ１＝　「ｏ」、Ｍ２＝　ｒＱ
，　、Ｍ３＝　ｒｏ，　、Ｍ４＝　ｒ丁」、Ｍ５ｒｌＪ
　、Ｍ６＝　ｒＯＪとして固定しておく。この演算部１
２の動作を説明する。

第１１図は第１０図に示す演算部の動作タイミング図で
ある。

第１１図に示すように、まずキャリーラインＣｏ−Ｃｉ
およびＸ点はＣ１がハイレベルのときプリチャージされ
る。次に、Ｃ１がハイレベルになったとき（Ｃｌがロー
レベル時）、サンプリング・ホールドが行なわれ、演算
部１２より演算結果Ｓ，．，が出力される。

従来、このようにブリチャージ，サンプリング・ホール
ドのタイミングによって規定されるダイナミック回路を
従属接続する場合、入力段のホールド期間に次段のプリ
チャージを実行していたため、一連の処理中に前段のプ
リチャージ、前段のサンプリング・ホールドと次段のブ
リチャージ、次段のサンプリング・ホールドという３状
態の処理が必要であり、その処理に１．５サイクル必要
としている。また、入力段の結果を次段のブリチャージ
期間中ホールドするために、少なくともデータ語長分の
ラッチ手段としてＤ−フリップフロップなどのハードウ
エア回路が必要になる。

〔発明が解決しようとする課題〕

上述した従来の同期式ＲＡＭ構或のレジスタとダイナミ
ック回路構或の演算部を有するダイナミック演算装置は
、レジスタのプリチャージから演算部の出力を得るまで
に１．５サイクル必要になるという欠点がある。また、
従来の演算装置はレジスタの出力をホールドするために
Ｄ−フリップフロップ等のラッチ手段を少なくともデー
タ語長分必要とするという欠点がある。

本発明の目的は、かかるレジスタのプリチャージから演
算部の出力を得るまでを高速化し、ハードウエアの簡略
化することのできるダイナミック演算装置を提供するこ
とにある。

〔課題を解決するための手段〕

本発明のダイナミック演算装置は、読み出しの回路動作
においてブリチャージとサンプリング・ホールドを伴う
同期式ＲＡＭ構戒のレジスタと、演算実行をプリチャー
ジとサンプリング・ホールドのタイミングで制御される
演算回路とを備え、前記レジスタのディジット線のブリ
チャージ時のレベルが前記演算回路のサンプリング回路
の非活性レベルになるよう位相整合し且つこの信号をサ
ンプリング回路に直結するとともに、前記レジス夕と演
算回路は同一のブリチャージ，サンプリング・ホールド
のタイミングで動作するように構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
．第１図は本発明の第一の実施例を説明するための演算装
置のブロック図である．第１図に示すように、本実施例の演算装置はレジスタ１
と、演算部２から構成されており、Ｃｌ，Ｃｌは制御ク
ロック、ＲＬＰはレジスタ１のラッチパルス、Ｄ，Ｄは
レジスタ出力、Ｓｍは演算部２の演算結果である。本実
施例はレジスタ出力Ｄ，Ｄを直接演算部２に入力するこ
とにより、従来のＤ−フリップフロップを不要にしてい
る。

以下にレジスタ１および演算部２の回路構或についてそ
れぞれ第２図および第３図を参照して説明する。

第２図は第１図に示すレジスタの回路図である。

第２図に示すように、レジスタ１は同期式ＲＡＭ構戒で
あり、ブリチャージ回Ｆ！＠３と、ＲＡＭセル４および
センスアンブ５と、ＡＮＤゲート６とを有している。演
算部に対してはレジスタ出力Ｄ，Ｄを介して接続してい
る。

また、第３図は第１図に示す演算部の回路図である。

第３図に示すように、演算部２はダイナミック回路のり
ップルスルー型キャリー伝播加算器であり、Ｎチャネル
のエンハンスメント型ＭＯＳ｝ランジスタＮｌ〜Ｎ７等
で構成される演算制御部８を有するとともに、ＭＯ〜Ｍ
６の演算制御信号によって加算を行うだけではなく、減
算や論理演算も実行できる．ここでは、説明を簡単にす
るため、演算部２は入力データの加算のみについて説明
する．すなわち、正論理でＭＯ＝　ｒｏ」，Ｍｌ＝ｒｌ
」，Ｍ２＝ｒｌＪ，Ｍ３＝ｒｌＪ，Ｍ４＝ｒＱ，，Ｍ丁
＝　ｒｏ」，Ｍ６＝　’ＩＪとしておき、且つ同図中の
Ｎ，Ｐチャネルのエンハンスメ？ト型ＭＯＳ｝ランジス
タは論理ｒ■」と「１」の間の適当なレベルにしきい電
圧が設定されているものとする。

第４図は第１図乃至第３図における演算装置の動作タイ
ミング図である．第４図に示すように、まずクロックＣ１が「ｌヨになる
と、レジスタ１の出力Ｄ，Ｄと、演算部２のキャリーラ
インおよび第３図におけるＸ点がブリチャージされる。

同時に演算部２の桁上げ伝播回路もプリチャージされる
が、Ｄ，Ｄが位相反転しているので、この期間のＤ，Ｄ
は論理「ｏ」でありＮチャネルのエンハンスメント型Ｍ
ＯＳトランジスタで構成されている演算制御部８は活性
化されない。

次にＣ１が「１」になったとき、ＡＤＤＲが活性化し、
サンプリングを開始する．そして、レジスタ１のラッチ
パルスＲＬＰが活性化してセンスアンプ５を起動し、レ
ジスタ出力Ｄ，Ｄの値として「１」またはｒＯ．．＋を
出力する．このとき、ＤあるいはＤのいずれかが設定デ
ータに応じてブリチャージレベル「１」→「Ｏ」に遷移
するか、あるいはブリチャージレベル「１」のまま変化
しないかのいずれかの値をとる。これに応答して、Ｄ，
Ｄの位相反転出力は「０」のままか、「ＯＪ→「１」に
遷移するかのいずれかになる。この「１」に遷移したも
のは演算部２の演算制御部８を活性化する。このように
、レジスタ１のサンプリングと演算部２のサンプリング
とが連鎖的に動作することになる。しかる後、次のＣｌ
の立つ上がりまでに、演算部２の演算結果としてＳｍが
出力される．第５図は本発明の第二の実施例を説明するための演算部
の回路図である。

第５図に示すように、本実施例は前述した第一の実施例
と比較して、ＲＡＭｆ＃構成のレジスタ１および前記レ
ジスタ１と演算部２のプリチャージ．サンプリング・ホ
ールドのタイミング、レジスタ１と演算部２の接続は同
じであるが、演算部２の回路構成のみが異なる。ただし
、ブリチャージレベルは”ＯＪである。従って、演算部
２の回路槽戒についてのみ以下に説明する。

すなわち、第５図における演算部２の演算制御部９はＰ
チャネルのトランジスタで構成している．そのため、レ
ジスタの出力Ｄ，Ｄを演算制御部９に入力するときに必
要としていたインバータを削減することができ、ハード
ウェアの削減ができる。

第６図は本発明の第三の実施例を説明するための演算部
の回路図である。

第６図に示すように、本実施例は前述した第一の実施例
と比較して、演算部２における演算制御部１０の回路構
戒のみが異なり、他は同一である。本実施例は、特に演
算制御部１０の中のサンプリング用のトランジスタ（第
３図中のＮ１〜Ｎ？　）を削除したことにあり、かかる
回路構戒とすればより一層のハードウェアの削減が計れ
る。

〔発明の効果〕

以上説明したように、本発明のダイナミック演算装置は
、同期式ＲＡＭで構或したレジスタの相補出力（Ｄ，Ｄ
）を演算部の入力とし且つレジスタと演算部のプリチャ
ージ，サンプリング・ホールドのタイミングを同じにす
ることにより、プリチャージとサンプリング・ホールド
を１サイクルで実施できるので、従来例の１．５サイク
ルと比較しても、３分の２の時間で行なえ、高速化され
るという効果がある。

また、本発明は演算部のブリチャージ期間中レジスタの
出力をホールドするためのＤ−フリップフロップ等のラ
ッチ手段も不要となるため、ハードウェアが削減できる
という効果がある。特に、演算部を第二，第三の実施例
に示す回路構成にすれば、より一層のハードウェアの削
減が計れる。

【図面の簡単な説明】

第−１図は本発明の第一の実施例を説明するための演算
装置のブロック図、第２図は第１図に示すレジスタの回
路図、第３図は第１図に示す演算部の回路図、第４図は
第１図乃至第３図における演算装置の動作タイミング図
、第５図は本発明の第二の実施例を説明するための演算
部の回路図、第６図は本発明の第三の実施例を説明する
ための演算部の回路図、第７図は従来の一例を説明する
ための演算装置のブロック図、第・８図は第７図に示す
レジスタの回路図、第９図は第８図に示すレジスタの動
作タイミング図、第１０図は第７図に示す演算部の回路
図、第１１図は第１０図に示す演算部の動作タイミング
図である。１・・・レジスタ、２・・・演算部、３・・・プリチャ
ージ回路、４・・・ＲＡＭセル、５・・・センスアンプ
、６・・・ＡＮＤゲート、７　・Ａ　Ｄ　Ｄ　Ｒ、８〜
１０−・・演算制御部。

Claims

【特許請求の範囲】

読み出しの回路動作においてプリチャージとサンプリン
グ・ホールドを伴う同期式ＲＡＭ構成のレジスタと、演
算実行をプリチャージとサンプリング・ホールドのタイ
ミングで制御される演算回路とを備え、前記レジスタの
ディジット線のプリチャージ時のレベルが前記演算回路
のサンプリング回路の非活性レベルになるよう位相整合
し且つこの信号をサンプリング回路に直結するとともに
、前記レジスタと演算回路は同一のプリチャージ、サン
プリング・ホールドのタイミングで動作することを特徴
とするダイナミック演算装置。