JP2615610B2 - 演算器 - Google Patents
演算器Info
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- JP2615610B2 JP2615610B2 JP62091170A JP9117087A JP2615610B2 JP 2615610 B2 JP2615610 B2 JP 2615610B2 JP 62091170 A JP62091170 A JP 62091170A JP 9117087 A JP9117087 A JP 9117087A JP 2615610 B2 JP2615610 B2 JP 2615610B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算結果と入力データを選択的に出力できる
演算器に関する。
演算器に関する。
従来の演算器は入力データを通過させる機能を持たな
いため、入力データを取り出したい場合、演算結果と入
力データを演算器出力の後で選択する通過選択回路が必
要であった。
いため、入力データを取り出したい場合、演算結果と入
力データを演算器出力の後で選択する通過選択回路が必
要であった。
第４図は上述した通過選択回路を有する演算器の一例
を示すブロック図である。
を示すブロック図である。
通過選択回路45はトランスファゲート41、42、43とノ
アゲート44からなり、データＡ通過命令S12,データＢ通
過命令S13（いずれも論理１）がともに入力していない
ときはノアゲート44の出力によりトランスファゲート43
のみが開いて、演算回路46による入力データＡとＢの演
算結果を出力データＯとして出力、入力データＡ通過命
令S12が入力したときはトランスファゲート41が開いて
入力データＡを出力し、入力データＢ通過命令S13が入
力したときはトランスファゲート42が開いて入力データ
Ｂを出力する。
アゲート44からなり、データＡ通過命令S12,データＢ通
過命令S13（いずれも論理１）がともに入力していない
ときはノアゲート44の出力によりトランスファゲート43
のみが開いて、演算回路46による入力データＡとＢの演
算結果を出力データＯとして出力、入力データＡ通過命
令S12が入力したときはトランスファゲート41が開いて
入力データＡを出力し、入力データＢ通過命令S13が入
力したときはトランスファゲート42が開いて入力データ
Ｂを出力する。
第５図は通過選択回路を有する演算器の他の例の回路
図である。
図である。
通過選択回路47はトランスファゲート51、52、…、56
とノアゲート50とからなり、入力データＡ通過命令S12,
入力データＢ通過命令S13（いずれも論理１）がともに
入力されていないとき、トランスファゲート53、56が開
いて1,2ビット目がそれぞれA0,A1の入力データＡと1,2
ビット目がそれぞれB0,B1の入力データＢとがスタティ
ック２ビット加算器48により加算された演算結果を選択
し、1,2ビット目がそれぞれO0,O1の出力データとして出
力され、入力データＡ通過命令S12が入力されたとき、
トランスファゲート51、54が開いて入力データＡの1,2
ビット目のデータA0,A1を選択し、それぞれ1,2ビット目
のデータO0,O1として出力し、データＢ通過命令S13が入
力されたとき、同様にして、入力データＢの1,2ビット
目のデータB0,B1が選択され出力データの1,2ビット目の
データO0,O1として出力する。
とノアゲート50とからなり、入力データＡ通過命令S12,
入力データＢ通過命令S13（いずれも論理１）がともに
入力されていないとき、トランスファゲート53、56が開
いて1,2ビット目がそれぞれA0,A1の入力データＡと1,2
ビット目がそれぞれB0,B1の入力データＢとがスタティ
ック２ビット加算器48により加算された演算結果を選択
し、1,2ビット目がそれぞれO0,O1の出力データとして出
力され、入力データＡ通過命令S12が入力されたとき、
トランスファゲート51、54が開いて入力データＡの1,2
ビット目のデータA0,A1を選択し、それぞれ1,2ビット目
のデータO0,O1として出力し、データＢ通過命令S13が入
力されたとき、同様にして、入力データＢの1,2ビット
目のデータB0,B1が選択され出力データの1,2ビット目の
データO0,O1として出力する。
〔発明が解決しようとする問題点〕 上述した従来の演算器は、入力データを通過させる機
能がないため、被演算入力データを出力として取り出す
ためには、演算後に演算結果と入力データを切り換える
ための特別な回路が必要であり、また各入力データを出
力側まで伸ばして配線しなくてはならないのでパターン
レイアウトが複雑になり、素子数も多くなり、集積度を
阻害するという欠点がある。
能がないため、被演算入力データを出力として取り出す
ためには、演算後に演算結果と入力データを切り換える
ための特別な回路が必要であり、また各入力データを出
力側まで伸ばして配線しなくてはならないのでパターン
レイアウトが複雑になり、素子数も多くなり、集積度を
阻害するという欠点がある。
本発明の演算器は、演算の種類を示す演算命令と複数
の被演算データが入力されたとき、前記演算命令により
指定された種類の演算を被演算データ相互間で行なって
演算されたデータを出力し、出力する被演算データを指
定する被演算データ出力命令と複数の被演算データが入
力されたとき、被演算データ相互間の論理演算をして、
前記被演算データ出力命令により指定された被演算デー
タと同じデータを出力する論理回路を有する。
の被演算データが入力されたとき、前記演算命令により
指定された種類の演算を被演算データ相互間で行なって
演算されたデータを出力し、出力する被演算データを指
定する被演算データ出力命令と複数の被演算データが入
力されたとき、被演算データ相互間の論理演算をして、
前記被演算データ出力命令により指定された被演算デー
タと同じデータを出力する論理回路を有する。
データ出力命令を入力したとき演算器自体が、このデ
ータ出力命令により指定された入力データと同じデータ
を生成し、出力するので、演算後に演算結果と入力デー
タを切換えるための複雑な回路が不要となって演算器の
レイアウトが簡単になる。
ータ出力命令により指定された入力データと同じデータ
を生成し、出力するので、演算後に演算結果と入力デー
タを切換えるための複雑な回路が不要となって演算器の
レイアウトが簡単になる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の演算器の一実施例で、ダイナミック
加減算器の１ビット分を示す回路図、第２図は第１図中
のオペコード設定回路６の回路図である。
加減算器の１ビット分を示す回路図、第２図は第１図中
のオペコード設定回路６の回路図である。
本実施例は、オペコード設定回路６と、PLA（プログ
ラマブル・ロジックアレイ）27,28と、キャリー入力部
３と、キャリー加算部７と、キャリー出力部２と、キャ
リーライン241,242と、キャリーライン241,242をプリチ
ャージするためのＰチャネルトランジスタ14、16、17、
20と、キャリーデータを制御するＮチャネルトランジス
タ19とからなる。端子13から入力されたクロックパルス
φによりPLA27,28およびキャリーライン241,242のタイ
ミングが制御される。
ラマブル・ロジックアレイ）27,28と、キャリー入力部
３と、キャリー加算部７と、キャリー出力部２と、キャ
リーライン241,242と、キャリーライン241,242をプリチ
ャージするためのＰチャネルトランジスタ14、16、17、
20と、キャリーデータを制御するＮチャネルトランジス
タ19とからなる。端子13から入力されたクロックパルス
φによりPLA27,28およびキャリーライン241,242のタイ
ミングが制御される。
オペコード設定回路６は、加算命令S8、減算命令S9、
入力データＡ出力命令S10、入力データＢ出力命令S
11（いずれも論理１）のいずれか１つを入力して、次に
示す論理式による論理演算を行ない、表１に示すオペコ
ードS1,S2,…,S7を設定する。
入力データＡ出力命令S10、入力データＢ出力命令S
11（いずれも論理１）のいずれか１つを入力して、次に
示す論理式による論理演算を行ない、表１に示すオペコ
ードS1,S2,…,S7を設定する。
オペコードS1,S2は上位ビットへのキャリーを演算す
るオペコード、オペコードS3〜S6は各ビット内の演算を
するオペコード、オペコードS7は下位ビットからのキャ
リーを制御するオペコードである。
るオペコード、オペコードS3〜S6は各ビット内の演算を
するオペコード、オペコードS7は下位ビットからのキャ
リーを制御するオペコードである。
次に本実施例の動作を説明する。
（１）加算動作 加算命令S8が入力すると、オペコード設定回路６から
S3＝“1",S4＝“0",S5＝“0",S6＝“1"がPLA27に、S1＝
“0",S2＝“1"がPLA28に、S7＝“0"がキャリー入力部３
に入力される。そしてPLA27において論理式 の論理演算によりデータA,Bの加算が行なわれて、加算
データＡ＋ＢがPLA27から出力される。この加算の際、
上記ビットへのキャリーがあると、PLA28からデータ
“1"が出力され、キャリー出力部２のインバータ26に入
力される。その結果、インバータ26の出力“0"がＮチャ
ネルトランジスタ18に入力されて、ラインプリチャージ
のためのＰチャネルトランジスタ14、16によりチャージ
されているキャリーライン242のレベルはプリチャージ
のままの“1"であり、上位ビットへキャリーするレベル
“0"のキャリーデータ▲▼（したがって、CO＝
“1"）がＮチャネルトランジスタ15から端子11へ出力さ
れる。一方、キャリーを制御するオペコードS7＝“0"が
ノアゲート５に入力されるので、下位ビットからのキャ
リーがありキャリーデータ▲▼が“0"のときキャリ
ーライン241はレベル“0"となり、トランジスタ21を介
してキャリー加算部７に出力されるデータが“1"とな
る。下位ビットからのキャリーがないとき同様にしてキ
ャリー加算部７に出力されるデータはレベル“0"とな
る。そして、PLA27から出力された加算データＡ＋Ｂが
Ｎチャネルトランジスタ19を通してキャリー加算部７の
インバータ８に入力され、Ｎチャネルトランジスタ21か
ら出力された下位ビットからのキャリーデータCiがキャ
リー加算部７のインバータ９に入力されて、データＡ＋
ＢとデータCiが加算されたデータがキャリー加算部７の
インバータ４から出力データＵとして端子12へ出力され
る。
S3＝“1",S4＝“0",S5＝“0",S6＝“1"がPLA27に、S1＝
“0",S2＝“1"がPLA28に、S7＝“0"がキャリー入力部３
に入力される。そしてPLA27において論理式 の論理演算によりデータA,Bの加算が行なわれて、加算
データＡ＋ＢがPLA27から出力される。この加算の際、
上記ビットへのキャリーがあると、PLA28からデータ
“1"が出力され、キャリー出力部２のインバータ26に入
力される。その結果、インバータ26の出力“0"がＮチャ
ネルトランジスタ18に入力されて、ラインプリチャージ
のためのＰチャネルトランジスタ14、16によりチャージ
されているキャリーライン242のレベルはプリチャージ
のままの“1"であり、上位ビットへキャリーするレベル
“0"のキャリーデータ▲▼（したがって、CO＝
“1"）がＮチャネルトランジスタ15から端子11へ出力さ
れる。一方、キャリーを制御するオペコードS7＝“0"が
ノアゲート５に入力されるので、下位ビットからのキャ
リーがありキャリーデータ▲▼が“0"のときキャリ
ーライン241はレベル“0"となり、トランジスタ21を介
してキャリー加算部７に出力されるデータが“1"とな
る。下位ビットからのキャリーがないとき同様にしてキ
ャリー加算部７に出力されるデータはレベル“0"とな
る。そして、PLA27から出力された加算データＡ＋Ｂが
Ｎチャネルトランジスタ19を通してキャリー加算部７の
インバータ８に入力され、Ｎチャネルトランジスタ21か
ら出力された下位ビットからのキャリーデータCiがキャ
リー加算部７のインバータ９に入力されて、データＡ＋
ＢとデータCiが加算されたデータがキャリー加算部７の
インバータ４から出力データＵとして端子12へ出力され
る。
また、データA,Bの加算値が“1"の場合で、下位ビッ
トからのキャリーがある場合、上位ビットへのキャリー
がある。したがって、PLA27が出力した加算値“1"がＰ
チャネルトランジスタ19のゲートに入力され、キャリー
ライン241のレベル“0"がＮチャネルトランジスタ19の
ソースに入力されると、上位ビットへのキャリーデータ
COが“1"がＮチャネルトランジスタ19のドレインから出
力され、キャリーライン242はプリチャージのレベル
“1"となり、Ｎチャネルトランジスタ15を通して上位ビ
ットへのキャリーデータ＝“0"が端子11へ出力され
る。
トからのキャリーがある場合、上位ビットへのキャリー
がある。したがって、PLA27が出力した加算値“1"がＰ
チャネルトランジスタ19のゲートに入力され、キャリー
ライン241のレベル“0"がＮチャネルトランジスタ19の
ソースに入力されると、上位ビットへのキャリーデータ
COが“1"がＮチャネルトランジスタ19のドレインから出
力され、キャリーライン242はプリチャージのレベル
“1"となり、Ｎチャネルトランジスタ15を通して上位ビ
ットへのキャリーデータ＝“0"が端子11へ出力され
る。
（２）入力データＡ出力動作 入力データＡ出力命令S10＝“1"により設定された入
力データＡ出力オペコードS3＝“0",S4＝“1",S5＝
“0",S6＝“1"とデータA,BがPLA27に入力されたとき、P
LA27で論理式 による論理演算の結果、入力データＡ出力オペコードに
より指定された入力データＡと同じデータがPLA27から
出力され、キャリー加算部７のインバータ４から出力デ
ータＵとして端子12へ出力される。オペコードS7は入力
データ出力の場合“1"であり、レベル“1"のオペコード
S7がキャリー入力部３のノアゲート５に入力されると、
Ｎチャネルトランジスタ23は開かずラインプリチャージ
のためのＰチャネルトランジスタ17、20によりチャージ
されているキャリーライン241のレベルはプリチャージ
のままの“1"であり、下位ビットからのキャリーは行な
われず、Ｎチャネルトランジスタ21を介してキャリー加
算部７に下位ビットからのキャリーデータ“0"が出力さ
れる。
力データＡ出力オペコードS3＝“0",S4＝“1",S5＝
“0",S6＝“1"とデータA,BがPLA27に入力されたとき、P
LA27で論理式 による論理演算の結果、入力データＡ出力オペコードに
より指定された入力データＡと同じデータがPLA27から
出力され、キャリー加算部７のインバータ４から出力デ
ータＵとして端子12へ出力される。オペコードS7は入力
データ出力の場合“1"であり、レベル“1"のオペコード
S7がキャリー入力部３のノアゲート５に入力されると、
Ｎチャネルトランジスタ23は開かずラインプリチャージ
のためのＰチャネルトランジスタ17、20によりチャージ
されているキャリーライン241のレベルはプリチャージ
のままの“1"であり、下位ビットからのキャリーは行な
われず、Ｎチャネルトランジスタ21を介してキャリー加
算部７に下位ビットからのキャリーデータ“0"が出力さ
れる。
（３）減算動作 減算オペコードの各ビット演算コード部分S3＝“0",S
4＝“1",S5＝“1",S6＝“0"とデータA,BがPLA27に入力
されたとき、論理式 による論理計算をしてデータＡからＢの減算が行なわ
れ、減算データＡ−ＢがPLA27から出力される。また減
算オペコードの上位ビットへのキャリー演算コード部分
S1＝“1",S2＝“0"とデータA,BがPLA28に入力された場
合、データA,Bが減算されると上位ビットへのキャリー
のあるデータであるとき、加算の場合と同様にしてデー
タ“1"がPLA28から出力されインバータ26に入力され
る。
4＝“1",S5＝“1",S6＝“0"とデータA,BがPLA27に入力
されたとき、論理式 による論理計算をしてデータＡからＢの減算が行なわ
れ、減算データＡ−ＢがPLA27から出力される。また減
算オペコードの上位ビットへのキャリー演算コード部分
S1＝“1",S2＝“0"とデータA,BがPLA28に入力された場
合、データA,Bが減算されると上位ビットへのキャリー
のあるデータであるとき、加算の場合と同様にしてデー
タ“1"がPLA28から出力されインバータ26に入力され
る。
（４）入力データＢ出力動作 入力データＢ出力オペコードS3＝“0",S4＝“0",S5＝
“1",S6＝“1"とデータA,BがPLA27に入力されたとき、
論理式 による論理演算の結果、入力データＡ出力の場合と同様
にしてデータＢがPLA27から出力される。
“1",S6＝“1"とデータA,BがPLA27に入力されたとき、
論理式 による論理演算の結果、入力データＡ出力の場合と同様
にしてデータＢがPLA27から出力される。
第１図には１ビット分しか示されていないが、２ビッ
ト以上の場合、最下位ビットのキャリー入力回路だけ、
Ｎチャネルトランジスタ22、23でキャリーが入力されな
い制御をすればよい。
ト以上の場合、最下位ビットのキャリー入力回路だけ、
Ｎチャネルトランジスタ22、23でキャリーが入力されな
い制御をすればよい。
第３図は、スタティック加算回路の演算器を示す参照
回路図である。
回路図である。
このスタティック加算回路は、入力を制御するノアゲ
ート33、34、35、36と、キャリーを制御するノアゲート
40を含むスタテイック２ビット加算器39とからなる。ノ
アゲート40と、１ビット目の加算回路の構成要素を兼ね
ているオアゲート57とからなるキャリー回路58は、加算
のときデータ▲▼，▲▼を入力してキャリーデ
ータA0・B0 を出力する。
ート33、34、35、36と、キャリーを制御するノアゲート
40を含むスタテイック２ビット加算器39とからなる。ノ
アゲート40と、１ビット目の加算回路の構成要素を兼ね
ているオアゲート57とからなるキャリー回路58は、加算
のときデータ▲▼，▲▼を入力してキャリーデ
ータA0・B0 を出力する。
操作者により加算命令（不図示）が入力されて、デー
タＡ出力命令S10,データＢ出力命令S11がともにアクテ
ィブでなく“0"のとき、１ビット目のデータA0,B0,2ビ
ット目のデータA1,B1がそれぞれノアゲート33、34、3
5、36に端子29、30、31、32から入力されて、ノアゲー
ト33、34、35、36からそれぞれデータ▲▼，▲
▼，▲▼，▲▼が出力される。データ▲
▼，▲▼，▲▼，▲▼がスタティック２ビ
ット加算器39に入力されると、データA0,B0が加算され
た１ビット目のデータU0が端子37へ出力され、データ
A1,B1の加算値に１ビット目からのキャリーデータが加
算された２ビット目のデータU1が端子38へ出力される。
タＡ出力命令S10,データＢ出力命令S11がともにアクテ
ィブでなく“0"のとき、１ビット目のデータA0,B0,2ビ
ット目のデータA1,B1がそれぞれノアゲート33、34、3
5、36に端子29、30、31、32から入力されて、ノアゲー
ト33、34、35、36からそれぞれデータ▲▼，▲
▼，▲▼，▲▼が出力される。データ▲
▼，▲▼，▲▼，▲▼がスタティック２ビ
ット加算器39に入力されると、データA0,B0が加算され
た１ビット目のデータU0が端子37へ出力され、データ
A1,B1の加算値に１ビット目からのキャリーデータが加
算された２ビット目のデータU1が端子38へ出力される。
データＡ出力命令S10がアクティブになり、データＡ
出力命令S10＝“1",データＢ出力命令S11＝“0"のと
き、ノアゲート34、36、40の出力データが強制的に“0"
になる。その結果、ノアゲート33から出力された１ビッ
ト目のデータ▲▼と、ノアゲート34から出力された
データ▲▼＝“0"と、ノアゲート35から出力された
２ビット目のデータ▲▼と、ノアゲート36から出力
されたデータ▲▼＝“0"がスタティック２ビット加
算器39に入力される。ノアゲート40にデータＡ出力命令
S10＝“1"が入力されると、データA0が“1"の場合にお
いても、２ビット目へのキャリーデータとして“0"がノ
アゲート40から出力されてキャリーが生じない。（デー
タＡ出力命令S10＝“1"がノアゲート34、36に入力され
るだけでは、上述の場合キャリーデータとして“1"が発
生する。）データ▲▼＝“0",▲▼＝“0",▲
▼，▲▼，データＡ出力命令S10＝“1"がスタテ
ィック２ビット加算器39に入力されると、データＡ出力
命令S10により指定された入力データA0と同じデータU0
が端子37へ、入力データA1と同じデータU1が端子38へ出
力される。
出力命令S10＝“1",データＢ出力命令S11＝“0"のと
き、ノアゲート34、36、40の出力データが強制的に“0"
になる。その結果、ノアゲート33から出力された１ビッ
ト目のデータ▲▼と、ノアゲート34から出力された
データ▲▼＝“0"と、ノアゲート35から出力された
２ビット目のデータ▲▼と、ノアゲート36から出力
されたデータ▲▼＝“0"がスタティック２ビット加
算器39に入力される。ノアゲート40にデータＡ出力命令
S10＝“1"が入力されると、データA0が“1"の場合にお
いても、２ビット目へのキャリーデータとして“0"がノ
アゲート40から出力されてキャリーが生じない。（デー
タＡ出力命令S10＝“1"がノアゲート34、36に入力され
るだけでは、上述の場合キャリーデータとして“1"が発
生する。）データ▲▼＝“0",▲▼＝“0",▲
▼，▲▼，データＡ出力命令S10＝“1"がスタテ
ィック２ビット加算器39に入力されると、データＡ出力
命令S10により指定された入力データA0と同じデータU0
が端子37へ、入力データA1と同じデータU1が端子38へ出
力される。
データＢ出力命令S11がアクティブになった場合も同
様に、ノアゲート33、35、40の出力データが強制的に
“0"になり、データＢ出力命令S11により指定された入
力データB0と同じデータU0が端子37へ、入力データB1と
同じデータU1が端子38へ出力される。
様に、ノアゲート33、35、40の出力データが強制的に
“0"になり、データＢ出力命令S11により指定された入
力データB0と同じデータU0が端子37へ、入力データB1と
同じデータU1が端子38へ出力される。
以上説明したように本発明は、データ出力命令を入力
したとき演算器自体が、このデータ出力命令により指定
された入力データと同じデータを生成し出力することに
より、演算後に演算結果と入力データを切換えるための
複雑な回路が不要となって演算器のレイアウトが簡単に
なる効果がある。
したとき演算器自体が、このデータ出力命令により指定
された入力データと同じデータを生成し出力することに
より、演算後に演算結果と入力データを切換えるための
複雑な回路が不要となって演算器のレイアウトが簡単に
なる効果がある。
第１図は本発明の演算器の一実施例で、ダイナミック加
減算器の１ビット分を示す回路図、第２図は第１図中の
オペコード設定回路６の回路図、第３図は、スタティッ
ク加算回路の演算器を示す参考回路図、第４図、第５図
は従来例の演算器を示すブロック図、回路図である。 ２……キャリー出力部、３……キャリー入力部、 ４、８、９、25、26……インバータ、 ５、33、34、35、36、40……ノアゲート、 ６……オペコード設定回路、 ７……キャリー加算部、 14、16、17、20……Ｐチャネルトランジスタ、 15、18、19、21、22、23……Ｎチャネルトランジスタ 241、242……キャリーライン、 27、28……PLA、 39……スタティック２ビット加算器、 57……オアゲート、58……キャリー回路、 A,A0,A1,B,B0,B1……入力データ、 Ci……キャリー入力データ、 CO……キャリー出力データ、 S1,S2,…,S7……オペコード、 S8……加算命令、S9……減算命令、 S10……入力データＡ出力命令、 S11……入力データＢ出力命令、 U,U0,U1……出力データ、 φ……クロックパルス。
減算器の１ビット分を示す回路図、第２図は第１図中の
オペコード設定回路６の回路図、第３図は、スタティッ
ク加算回路の演算器を示す参考回路図、第４図、第５図
は従来例の演算器を示すブロック図、回路図である。 ２……キャリー出力部、３……キャリー入力部、 ４、８、９、25、26……インバータ、 ５、33、34、35、36、40……ノアゲート、 ６……オペコード設定回路、 ７……キャリー加算部、 14、16、17、20……Ｐチャネルトランジスタ、 15、18、19、21、22、23……Ｎチャネルトランジスタ 241、242……キャリーライン、 27、28……PLA、 39……スタティック２ビット加算器、 57……オアゲート、58……キャリー回路、 A,A0,A1,B,B0,B1……入力データ、 Ci……キャリー入力データ、 CO……キャリー出力データ、 S1,S2,…,S7……オペコード、 S8……加算命令、S9……減算命令、 S10……入力データＡ出力命令、 S11……入力データＢ出力命令、 U,U0,U1……出力データ、 φ……クロックパルス。
Claims (1)
- 【請求項１】複数の出力端を有し、第１及び第２のデー
タに対する加算命令、前記第１及び第２のデータに対す
る減算命令、前記第１のデータの出力命令、および前記
第２のデータの出力命令のうちの実行すべき命令に応じ
て、前記複数の出力端に選択的に第１の論理レベルを発
生するオプコード設定回路と、 この回路の前記複数の出力端にそれぞれ接続された一群
の第１の信号線、前記第１のデータのうちの１ビットの
データを受ける第２の信号線、前記第２のデータのうち
の対応する１ビットのデータを受ける第３の信号線、第
１及び第２の出力線、ならびに、前記一群の第１の信号
線と前記第２及び第３の信号線との交点に選択的に配置
された複数のトランジスタを有し、実行すべき命令が前
記加算命令の時は前記第１の出力線に加算結果を出力す
るとともに前記第２の出力線にキャリーの有無情報を出
力し、前記減算命令の時は前記第１の出力線に減算結果
を出力するとともに前記第２の出力線にキャリーの有無
情報を出力し、前記第１のデータの出力命令の時は前記
第１の出力線に前記第１のデータビットに対応するデー
タを出力し、前記第２のデータの出力命令の時は前記第
１の出力線に前記第２のデータビットに対応するデータ
を出力するPLAと、 第１の論理レベルにプリチャージされるプリチャージ節
点と、前記加算命令又は前記減算命令のときに前段から
のキャリーに基づき前記プリチャージ節点を第２の論理
レベルにし、キャリーがないとき又は前記第１のデータ
の出力命令もしくは前記第２のデータの出力命令のとき
は前記プリチャージ節点を前記第１の論理レベルのまま
とするキャリー入力部と、 前記PLAの前記第１の出力端が論理０の時には前記プリ
チャージ節点の論理レベルを反転して出力し、１の時に
は反転しないで出力して演算結果を発生するキャリー加
算部と、 前記PLAの前記第１及び第２の出力端にそれぞれ現れる
データ及びキャリーの有無情報と前記プリチャージ節点
の論理に基づき次段へキャリーを出力するキャリー出力
部とを有することを特徴とする演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091170A JP2615610B2 (ja) | 1987-04-13 | 1987-04-13 | 演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091170A JP2615610B2 (ja) | 1987-04-13 | 1987-04-13 | 演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63255733A JPS63255733A (ja) | 1988-10-24 |
| JP2615610B2 true JP2615610B2 (ja) | 1997-06-04 |
Family
ID=14018995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091170A Expired - Lifetime JP2615610B2 (ja) | 1987-04-13 | 1987-04-13 | 演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615610B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0833811B2 (ja) * | 1989-03-23 | 1996-03-29 | 松下電器産業株式会社 | 信号処理プロセッサ |
| JP2560120B2 (ja) * | 1989-11-15 | 1996-12-04 | 松下電器産業株式会社 | 演算装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139830A (ja) * | 1984-12-13 | 1986-06-27 | Matsushita Electric Ind Co Ltd | 演算装置 |
-
1987
- 1987-04-13 JP JP62091170A patent/JP2615610B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63255733A (ja) | 1988-10-24 |
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