JP3026268B2 - 論理回路 - Google Patents
論理回路Info
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- JP3026268B2 JP3026268B2 JP1082807A JP8280789A JP3026268B2 JP 3026268 B2 JP3026268 B2 JP 3026268B2 JP 1082807 A JP1082807 A JP 1082807A JP 8280789 A JP8280789 A JP 8280789A JP 3026268 B2 JP3026268 B2 JP 3026268B2
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- JP
- Japan
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- carry
- bit
- input data
- circuit
- input
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路に関し、特に二進データを受け同デ
ータの最上位（最下位）ビットから数えて何ビット目に
最初の“1"（“0"）があるかを検出する論理回路（以
下、SAC検出回路という）に関する。
ータの最上位（最下位）ビットから数えて何ビット目に
最初の“1"（“0"）があるかを検出する論理回路（以
下、SAC検出回路という）に関する。
SAC検出回路は、入力データを所定数だけ右（左）シ
フトする際のシフト量の検出に用いられる。すなわち、
SAC検出回路は最初に“1"（“0"）が現われるビットの
位置を示す情報を出力し、同情報はシフタに供給され
る。シフタは同情報にもとづき指定されるビット数だけ
入力データを右（左）方向にシフトするのである。
フトする際のシフト量の検出に用いられる。すなわち、
SAC検出回路は最初に“1"（“0"）が現われるビットの
位置を示す情報を出力し、同情報はシフタに供給され
る。シフタは同情報にもとづき指定されるビット数だけ
入力データを右（左）方向にシフトするのである。
したがって、SAC検出回路は、入力データの各ビット
が“1"か“0"かを検出することは勿論、“1"（“0"）の
ビットが検出された場合、当該ビットから後の残りのビ
ットに対しては“1"か“0"かにかかわらずすべて同じ論
理レベルの検出出力状態として、最初に“1"（“0"）が
現われるビットに対応する出力のみ他の出力とは異なる
論理レベルとすることが要求される。この目的のため
に、所定論理レベルのキャリー信号を各ビットの論理レ
ベルに応じて後段へ伝播するかどうかのトランファゲー
トを設け、同キャリー信号が前段から伝播された場合の
み対応するビットの論理レベルを検出する構成が取られ
ている。
が“1"か“0"かを検出することは勿論、“1"（“0"）の
ビットが検出された場合、当該ビットから後の残りのビ
ットに対しては“1"か“0"かにかかわらずすべて同じ論
理レベルの検出出力状態として、最初に“1"（“0"）が
現われるビットに対応する出力のみ他の出力とは異なる
論理レベルとすることが要求される。この目的のため
に、所定論理レベルのキャリー信号を各ビットの論理レ
ベルに応じて後段へ伝播するかどうかのトランファゲー
トを設け、同キャリー信号が前段から伝播された場合の
み対応するビットの論理レベルを検出する構成が取られ
ている。
この結果として、キャリー伝播制御用トランファゲー
トの数は入力データのビット数と同数となる。例えば、
16ビットの入力データに対するSAC検出回路では16個も
のトランファゲートを必要とする。このため、データ入
力からSAC検出結果が得られるまでの時間が長くかか
り、高速データ処理が実現されない。
トの数は入力データのビット数と同数となる。例えば、
16ビットの入力データに対するSAC検出回路では16個も
のトランファゲートを必要とする。このため、データ入
力からSAC検出結果が得られるまでの時間が長くかか
り、高速データ処理が実現されない。
したがって、本発明の目的は、検出結果を高速に出力
し得るSAC検出回路を提供することにある。
し得るSAC検出回路を提供することにある。
本発明によるSAC検出回路としての論理回路は、入力
データを連続する複数ビットの群に分け、各群に対応し
て各１個のトランスファーゲートをキャリー伝播路に挿
入し、各群における入力データの少なくとも１つが第１
の論理レベルの時には前記トランスファーゲートを閉
じ、各群における全ての入力データが第２の論理レベル
の時には前記トランスファーゲートを開いて各群間のキ
ャリー伝播を制御するようにし、前記入力データの最上
位（叉は最下位）ビットから数えて最初に第１の論理レ
ベルをとるビットの位置を表す情報を出力する論理回路
において、前記入力データを取り込むためのスイッチン
グ手段を各ビット毎に設け、かつ前記キャリー伝播路を
前記各群毎にプリチャージするためプリチャージ手段
と、前記キャリー伝播路における前記入力データの最上
位（叉は最下位）ビット側に所定論理レベルのキャリー
を入力するためのキャリー入力手段とを設け、前記スイ
ッチング手段及び前記プリチャージ手段を同時に制御
し、これらスイッチング手段及びプリチャージ手段と前
記キャリー入力手段とを排他的に制御することを特徴と
する。
データを連続する複数ビットの群に分け、各群に対応し
て各１個のトランスファーゲートをキャリー伝播路に挿
入し、各群における入力データの少なくとも１つが第１
の論理レベルの時には前記トランスファーゲートを閉
じ、各群における全ての入力データが第２の論理レベル
の時には前記トランスファーゲートを開いて各群間のキ
ャリー伝播を制御するようにし、前記入力データの最上
位（叉は最下位）ビットから数えて最初に第１の論理レ
ベルをとるビットの位置を表す情報を出力する論理回路
において、前記入力データを取り込むためのスイッチン
グ手段を各ビット毎に設け、かつ前記キャリー伝播路を
前記各群毎にプリチャージするためプリチャージ手段
と、前記キャリー伝播路における前記入力データの最上
位（叉は最下位）ビット側に所定論理レベルのキャリー
を入力するためのキャリー入力手段とを設け、前記スイ
ッチング手段及び前記プリチャージ手段を同時に制御
し、これらスイッチング手段及びプリチャージ手段と前
記キャリー入力手段とを排他的に制御することを特徴と
する。
以下、図面を用いて本発明を詳細に説明する。
第１図は本発明の一実施例を示す回路図である。本実
施例では入力データは16ビットA0乃至A15でなり、SAC検
出回路２に供給される。また、本実施例では、入力デー
タの最上位ビットから数えて最初に“1"となっているビ
ットを検出する。SAC検出回路２は複数の検出ユニット
を有し、各ユニットは入力データの２ビット分の検出機
能を有している。したがって、２−１乃至２−８として
示されるように８個の検出ユニットが設けられている。
検出ユニット２−１乃至２−８の各々は、二つのデータ
入力端子20,21、キャリー入力端子22、キャリー出力端
子23、および二つの検出出力端子24,25を有する。デー
タ入力端子20,21は入力データの対応する二つのビット
がそれぞれ供給される。ユニット２−１乃至２−８の各
々は、さらに、６つのインバータ26乃至31、それぞれが
ＰおよびＮチャンネルMOSトランジスタでなる二つのト
ランファゲート32,33、ＰチャンネルMOSトランジスタ3
4、Ｎチャンネルトランジスタでなるトランファゲート3
5、二入力NORゲート36、および二つのNANDゲート37,38
を有し、これらは図示のように接続されている。トラン
ファゲート32,33はクロックφがハイレベルのとき開
き、トランファゲート34はクロックφの逆相クロック
で制御され、キャリー入力端子22をVDD（論理“1"）に
プリチャージする。トランファゲート35はNORゲート36
の出力で開閉が制御される。検出ユニット２−１乃至２
−８は、前段のキャリー出力端子23がその次の段のキャ
リー入力端子22に接続されるように、直列接続されてい
る。ただし、初段の検出ユニット２−１のキャリー入力
端子22には、キャリー発生回路11からキャリーが入力さ
れる。同回路１はＮチャンネルトランジスタ11でなり、
クロックによって制御されて論理“0"のキャリーをユ
ニット２−１に供給する。
施例では入力データは16ビットA0乃至A15でなり、SAC検
出回路２に供給される。また、本実施例では、入力デー
タの最上位ビットから数えて最初に“1"となっているビ
ットを検出する。SAC検出回路２は複数の検出ユニット
を有し、各ユニットは入力データの２ビット分の検出機
能を有している。したがって、２−１乃至２−８として
示されるように８個の検出ユニットが設けられている。
検出ユニット２−１乃至２−８の各々は、二つのデータ
入力端子20,21、キャリー入力端子22、キャリー出力端
子23、および二つの検出出力端子24,25を有する。デー
タ入力端子20,21は入力データの対応する二つのビット
がそれぞれ供給される。ユニット２−１乃至２−８の各
々は、さらに、６つのインバータ26乃至31、それぞれが
ＰおよびＮチャンネルMOSトランジスタでなる二つのト
ランファゲート32,33、ＰチャンネルMOSトランジスタ3
4、Ｎチャンネルトランジスタでなるトランファゲート3
5、二入力NORゲート36、および二つのNANDゲート37,38
を有し、これらは図示のように接続されている。トラン
ファゲート32,33はクロックφがハイレベルのとき開
き、トランファゲート34はクロックφの逆相クロック
で制御され、キャリー入力端子22をVDD（論理“1"）に
プリチャージする。トランファゲート35はNORゲート36
の出力で開閉が制御される。検出ユニット２−１乃至２
−８は、前段のキャリー出力端子23がその次の段のキャ
リー入力端子22に接続されるように、直列接続されてい
る。ただし、初段の検出ユニット２−１のキャリー入力
端子22には、キャリー発生回路11からキャリーが入力さ
れる。同回路１はＮチャンネルトランジスタ11でなり、
クロックによって制御されて論理“0"のキャリーをユ
ニット２−１に供給する。
ハイレベルのクロックφによって、入力端子20,21の
論理レベルは各ユニットに取り込まれる。取り込んだ二
つのデータの少なくとも一方が“1"のときはトランファ
ゲート35は閉状態となり、一方、両方とも“0"のときは
開状態となる。このとき、トランジスタ34はオンである
から各ユニットのキャリー入力端子22は論理“1"にプリ
チャージされ、出力端子24,25は取り込んだデータの論
理レベルにかかわらず論理“1"となる。クロックφがロ
ウレベルに反転すると、トランファゲート32,33は閉
じ、トランジスタ34はオフとなる。一方、キャリー発生
回路１は“0"のキャリーをユニット２−１のキャリー入
力端子22に供給する。したがって、ユニット２−１にお
いては、出力端子24,25の論理レベルは取り込んだ入力
データに応じて変化する。取り込んだデータが両方とも
“0"のときは、二つの出力端子24,25は“1"のままであ
り、また、“0"のキャリーはトランファゲート25、キャ
リー出力端子23を介して次段のユニット２−２に伝播さ
れる。このユニット２−３において取り込んだデータが
両方とも“0"のときは“0"のキャリーはさらに次の段に
伝播される。各ユニット２−１乃至２−８において、キ
ャリー入力端子22が“0"のときその出力端子24,25の論
理レベルは取り込んだデータに応じて変化する。すなわ
ち、入力端子20からのデータが“1"のときは、出力端子
24は“0"に反転し、出力端子25は端子21からのデータの
論理レベルにかかわらず“1"を維持する。一方、端子2
0,21からのデータが“01"のときは出力端子24,25は“1
0"となる。ここで、取り込んだデータの少なくとも一方
が“1"のとき、トランファゲート35は閉状態となってい
るので“0"のキャリーはもはや次の段のユニットには伝
播されない。キャリー入力端子22は“1"に保持される。
したがって、最初に“1"となっているビットのデータを
取り込んだユニットから後の残りのユニットにおいては
すべて出力端子24,25は“1"に維持される。かくして、S
AC検出回路２は、入力データの最上位ビットから数えて
最初に“1"となってビットの位置を示す情報が得られ
る。例えば、“01×× ×××× ×××× ×××
×”（“×”は“0"でも“1"でもよいことを示す）の入
力データが供給された場合、SAC検出回路２は、“1011
1111 1111 1111"の情報を出力する。しかも、16ビ
ットの入力データに対し、キャリー伝播制御のためのト
ランファゲート35は８個だけであるので、入力データの
サンプリングから検出情報の出力までの時間が短縮され
ている。
論理レベルは各ユニットに取り込まれる。取り込んだ二
つのデータの少なくとも一方が“1"のときはトランファ
ゲート35は閉状態となり、一方、両方とも“0"のときは
開状態となる。このとき、トランジスタ34はオンである
から各ユニットのキャリー入力端子22は論理“1"にプリ
チャージされ、出力端子24,25は取り込んだデータの論
理レベルにかかわらず論理“1"となる。クロックφがロ
ウレベルに反転すると、トランファゲート32,33は閉
じ、トランジスタ34はオフとなる。一方、キャリー発生
回路１は“0"のキャリーをユニット２−１のキャリー入
力端子22に供給する。したがって、ユニット２−１にお
いては、出力端子24,25の論理レベルは取り込んだ入力
データに応じて変化する。取り込んだデータが両方とも
“0"のときは、二つの出力端子24,25は“1"のままであ
り、また、“0"のキャリーはトランファゲート25、キャ
リー出力端子23を介して次段のユニット２−２に伝播さ
れる。このユニット２−３において取り込んだデータが
両方とも“0"のときは“0"のキャリーはさらに次の段に
伝播される。各ユニット２−１乃至２−８において、キ
ャリー入力端子22が“0"のときその出力端子24,25の論
理レベルは取り込んだデータに応じて変化する。すなわ
ち、入力端子20からのデータが“1"のときは、出力端子
24は“0"に反転し、出力端子25は端子21からのデータの
論理レベルにかかわらず“1"を維持する。一方、端子2
0,21からのデータが“01"のときは出力端子24,25は“1
0"となる。ここで、取り込んだデータの少なくとも一方
が“1"のとき、トランファゲート35は閉状態となってい
るので“0"のキャリーはもはや次の段のユニットには伝
播されない。キャリー入力端子22は“1"に保持される。
したがって、最初に“1"となっているビットのデータを
取り込んだユニットから後の残りのユニットにおいては
すべて出力端子24,25は“1"に維持される。かくして、S
AC検出回路２は、入力データの最上位ビットから数えて
最初に“1"となってビットの位置を示す情報が得られ
る。例えば、“01×× ×××× ×××× ×××
×”（“×”は“0"でも“1"でもよいことを示す）の入
力データが供給された場合、SAC検出回路２は、“1011
1111 1111 1111"の情報を出力する。しかも、16ビ
ットの入力データに対し、キャリー伝播制御のためのト
ランファゲート35は８個だけであるので、入力データの
サンプリングから検出情報の出力までの時間が短縮され
ている。
第１図の構成において、当業者であれば、同じ機能を
得るためにNOR,NANDゲートを他のゲートにおき換えた
り、プリチャージレベルやトランファゲート35の開閉状
態を適宜変更し得る。また、３ビット分以上の検出機能
も可能であり、この場合はトランファゲート35の数はよ
り少なくなる。
得るためにNOR,NANDゲートを他のゲートにおき換えた
り、プリチャージレベルやトランファゲート35の開閉状
態を適宜変更し得る。また、３ビット分以上の検出機能
も可能であり、この場合はトランファゲート35の数はよ
り少なくなる。
第２図に、第１図で示したSAC検出回路２を用いたシ
フトデータ発生回路を示す。第１図と同一構成は同じ番
号を示して説明を省略する。SAC検出回路２における８
個の検出ユニット２−１乃至２−８の出力24,25は、初
段のユニット２−１の出力24を除いて、シフト量変換回
路４に供給される。同回路４は４つのNANDゲート41乃至
44を有し、SAC検出回路２からの16ビット情報を４ビッ
トのシフト量情報SA0乃至SA3に変換するように、各ゲー
ト41乃至44の入力は検出ユニット２−１乃至２−８の出
力に選択的に接続されている。第２図の回路は、さらに
零検出回路５を有し、同回路５はＰチャンネルMOSトラ
ンジスタ51、インバータ52を有する。インバータ52の入
力は最段ユニット２−８のキャリー出力端子23に接続さ
れ、その出力は第５の情報SA4として取り出される。す
なわち、入力データのビットA0乃至A15がすべて“0"の
とき、“0"のキャリーが零検出回路５に伝播されるの
で、同回路５はSA4を“1"にして入力データのすべての
ビットA0乃至A15が“0"であることを通知する。入力デ
ータが“01×× ×××× ×××× ××××”であ
るとすると、SAC検出回路２の出力は“1011 1111 111
1 1111"であるから、SA0乃至SA4は“10000"となり、１
ビットだけシフトすることを指定する。入力データが
“１××× ×××× ×××× ××××”のとき
は、SAC検出回路２の出力は“0111 1111 1111 1111"
であって初段ユニット２−１の出力24は用いられていな
いので、SA0乃至SA4はすべて“0"となり、シフト数が零
であることを通知する。なお、変換回路４はSAC検出回
路２のすべての出力を入力として同出力のうち“0"のビ
ット位置を４ビットの情報に変換するようにしてもよ
い。
フトデータ発生回路を示す。第１図と同一構成は同じ番
号を示して説明を省略する。SAC検出回路２における８
個の検出ユニット２−１乃至２−８の出力24,25は、初
段のユニット２−１の出力24を除いて、シフト量変換回
路４に供給される。同回路４は４つのNANDゲート41乃至
44を有し、SAC検出回路２からの16ビット情報を４ビッ
トのシフト量情報SA0乃至SA3に変換するように、各ゲー
ト41乃至44の入力は検出ユニット２−１乃至２−８の出
力に選択的に接続されている。第２図の回路は、さらに
零検出回路５を有し、同回路５はＰチャンネルMOSトラ
ンジスタ51、インバータ52を有する。インバータ52の入
力は最段ユニット２−８のキャリー出力端子23に接続さ
れ、その出力は第５の情報SA4として取り出される。す
なわち、入力データのビットA0乃至A15がすべて“0"の
とき、“0"のキャリーが零検出回路５に伝播されるの
で、同回路５はSA4を“1"にして入力データのすべての
ビットA0乃至A15が“0"であることを通知する。入力デ
ータが“01×× ×××× ×××× ××××”であ
るとすると、SAC検出回路２の出力は“1011 1111 111
1 1111"であるから、SA0乃至SA4は“10000"となり、１
ビットだけシフトすることを指定する。入力データが
“１××× ×××× ×××× ××××”のとき
は、SAC検出回路２の出力は“0111 1111 1111 1111"
であって初段ユニット２−１の出力24は用いられていな
いので、SA0乃至SA4はすべて“0"となり、シフト数が零
であることを通知する。なお、変換回路４はSAC検出回
路２のすべての出力を入力として同出力のうち“0"のビ
ット位置を４ビットの情報に変換するようにしてもよ
い。
以上説明したように本発明は、１検出ユニット回路に
複数ビット分の検出機能を有することによりユニット回
路の数を減らし、キャリーが通過するトランジスタの数
を減らせる。更に、キャリー伝播路のプリチャージ制御
信号とキャリー入力制御信号が同一クロックのため、ゲ
ート段による遅延が無くプリチャージ情報からキャリー
入力状態となる。以上により、データ入力からSAC検出
結果出力までに有する時間を従来に比べ短縮する事がで
きる効果がある。
複数ビット分の検出機能を有することによりユニット回
路の数を減らし、キャリーが通過するトランジスタの数
を減らせる。更に、キャリー伝播路のプリチャージ制御
信号とキャリー入力制御信号が同一クロックのため、ゲ
ート段による遅延が無くプリチャージ情報からキャリー
入力状態となる。以上により、データ入力からSAC検出
結果出力までに有する時間を従来に比べ短縮する事がで
きる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路を用いたシフト数発生回路の回路図である。
図の回路を用いたシフト数発生回路の回路図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−19430（ＪＰ，Ａ) 特開 昭63−217419（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00 101
Claims (1)
- 【請求項１】入力データを連続する複数ビットの群に分
け、各群に対応して各１個のトランスファーゲートをキ
ャリー伝播路に挿入し、各群における入力データの少な
くとも１つが第１の論理レベルの時には前記トランスフ
ァーゲートを閉じ、各群における全ての入力データが第
２の論理レベルの時には前記トランスファーゲートを開
いて各群間のキャリー伝播を制御するようにし、前記入
力データの最上位（叉は最下位）ビットから数えて最初
に第１の論理レベルをとるビットの位置を表す情報を出
力する論理回路において、前記入力データを取り込むた
めのスイッチング手段を各ビット毎に設け、かつ前記キ
ャリー伝播路を前記各群毎にプリチャージするためプリ
チャージ手段と、前記キャリー伝播路における前記入力
データの最上位（叉は最下位）ビット側に所定論理レベ
ルのキャリーを入力するためのキャリー入力手段とを設
け、前記スイッチング手段及び前記プリチャージ手段を
同時に制御し、これらスイッチング手段及びプリチャー
ジ手段と前記キャリー入力手段とを排他的に制御するこ
とを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1082807A JP3026268B2 (ja) | 1989-03-31 | 1989-03-31 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1082807A JP3026268B2 (ja) | 1989-03-31 | 1989-03-31 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260031A JPH02260031A (ja) | 1990-10-22 |
| JP3026268B2 true JP3026268B2 (ja) | 2000-03-27 |
Family
ID=13784682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1082807A Expired - Lifetime JP3026268B2 (ja) | 1989-03-31 | 1989-03-31 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3026268B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410029A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 先行１検出回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0782424B2 (ja) * | 1987-03-05 | 1995-09-06 | 日本電気アイシーマイコンシステム株式会社 | キヤリ−の伝達が行なわれるデジタル回路 |
-
1989
- 1989-03-31 JP JP1082807A patent/JP3026268B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02260031A (ja) | 1990-10-22 |
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