JPH0782424B2 - キヤリ−の伝達が行なわれるデジタル回路 - Google Patents
キヤリ−の伝達が行なわれるデジタル回路Info
- Publication number
- JPH0782424B2 JPH0782424B2 JP62051329A JP5132987A JPH0782424B2 JP H0782424 B2 JPH0782424 B2 JP H0782424B2 JP 62051329 A JP62051329 A JP 62051329A JP 5132987 A JP5132987 A JP 5132987A JP H0782424 B2 JPH0782424 B2 JP H0782424B2
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- digital circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル回路に関し、特にデータ処理時に
キャリーの伝達が行われるディジタル回路に関する。特
にマイクロコンピュータのALU等に用いられ、データの
上位の桁から各桁の値を調べていく回路に関する。
キャリーの伝達が行われるディジタル回路に関する。特
にマイクロコンピュータのALU等に用いられ、データの
上位の桁から各桁の値を調べていく回路に関する。
第２図は、従来例を説明するもので、マイクロコンピュ
ータのALU等に用いられる小数点のけた合わせ回路の一
部に用いられ、データの上位の桁から各桁の値を調べて
いき、最初に、“L"レベルとなっている桁を検出する回
路のＫ桁からＫ＋３桁までの回路図である。
ータのALU等に用いられる小数点のけた合わせ回路の一
部に用いられ、データの上位の桁から各桁の値を調べて
いき、最初に、“L"レベルとなっている桁を検出する回
路のＫ桁からＫ＋３桁までの回路図である。
この回路は、キャリー伝達経路L2（図中、太線で示す）
に設けられたトランスファーゲートを構成するNMOSトラ
ンジスタ52、オアゲート53からなる４つの検出回路49と
プルアップ用PMOSトランジスタ51〜54とからなってい
る。
に設けられたトランスファーゲートを構成するNMOSトラ
ンジスタ52、オアゲート53からなる４つの検出回路49と
プルアップ用PMOSトランジスタ51〜54とからなってい
る。
次に、この回路の動作を説明する。
まず、クロック信号φ２を“L"レベルにしてプルアップ
用PMOSトランジスタ51〜54をオンさせ、キャリー伝達経
路L2を“H"レベルとした後、クロック信号φ２を“H"レ
ベルにしてPMOSトランジスタ51〜54をオフさせる。次
に、データＥ（第２図ではEK〜EK+3）を入力する。仮
に、入力データのＫ桁からＫ＋３桁までの各データEK〜
EK+3は、それぞれ“H",“L",“H",“H"であるとする。
次に、キャリー伝達経路L2の上位桁側から“L"レベルの
キャリー（CYK+4）を入力する。すると、上位桁からみ
て、最初に“L"となっているデータEK+1に対応したFK+1
のみが“L"となり、他の出力はすべて“H"レベルとなっ
て、最初に“L"レベルとなっている桁がEK+1であること
が検出される。
用PMOSトランジスタ51〜54をオンさせ、キャリー伝達経
路L2を“H"レベルとした後、クロック信号φ２を“H"レ
ベルにしてPMOSトランジスタ51〜54をオフさせる。次
に、データＥ（第２図ではEK〜EK+3）を入力する。仮
に、入力データのＫ桁からＫ＋３桁までの各データEK〜
EK+3は、それぞれ“H",“L",“H",“H"であるとする。
次に、キャリー伝達経路L2の上位桁側から“L"レベルの
キャリー（CYK+4）を入力する。すると、上位桁からみ
て、最初に“L"となっているデータEK+1に対応したFK+1
のみが“L"となり、他の出力はすべて“H"レベルとなっ
て、最初に“L"レベルとなっている桁がEK+1であること
が検出される。
上述した従来のキャリーの伝達が行われるディジタル回
路は、入力データの各桁のデータの処理するディジタル
回路ブロック（第２図の検出回路49）ごとに１つのトラ
ンスファーゲート（NMOSトランジスタ）が設けられてい
るために、キャリーが伝達されるときに、キャリーはキ
ャリーが伝達される桁数分だけトランスファーゲートを
通過し、トランスファーゲートを構成するNMOSトランジ
スタの導通時の抵抗とキャリー伝達経路に寄生する寄生
容量（第２図でCfと表示される）とで構成される時定数
回路の影響により、キャリーの伝達遅延が生じ、桁数の
増加に伴いキャリーの遅延も増大し、回路の高速化を図
れないという欠点がある。
路は、入力データの各桁のデータの処理するディジタル
回路ブロック（第２図の検出回路49）ごとに１つのトラ
ンスファーゲート（NMOSトランジスタ）が設けられてい
るために、キャリーが伝達されるときに、キャリーはキ
ャリーが伝達される桁数分だけトランスファーゲートを
通過し、トランスファーゲートを構成するNMOSトランジ
スタの導通時の抵抗とキャリー伝達経路に寄生する寄生
容量（第２図でCfと表示される）とで構成される時定数
回路の影響により、キャリーの伝達遅延が生じ、桁数の
増加に伴いキャリーの遅延も増大し、回路の高速化を図
れないという欠点がある。
本発明は上述の欠点を解決するもので、キャリーの伝達
遅延を小さくして回路の高速化を図ることができるキャ
リー伝達回路を備えて各桁のレベル検出を行う回路を提
供することを目的とする。
遅延を小さくして回路の高速化を図ることができるキャ
リー伝達回路を備えて各桁のレベル検出を行う回路を提
供することを目的とする。
本発明は、各桁ごとの入力データと上位桁側から伝達さ
れるキャリーとから当該桁の入力データが論理「零」レ
ベルとなっているか否かを出力するゲートを備えた各桁
ごとのディジタル回路ブロックと、このディジタル回路
ブロック間に設けられ、入力データによって上記上位桁
側から伝達されるキャリーの伝達が制御されるトランス
ファーゲートを備え、上位桁から論理「零」レベルとな
っている桁を検出するためのキャリーの伝達が行われる
ディジタル回路において、 上記トランスファーゲートは２つの上記ディジタル回路
ブロックに一つの割合で設けられ、２つのディジタル回
路ブロックのうち下位桁側の回路のゲートは当該桁の入
力データおよび上記キャリーならびに上位桁入力データ
の反転出力により論理「零」レベルとなっているかを出
力する構成であり、上記トランスファーゲートは、上記
二つのディジタル回路ブロックに入力される入力データ
を制御信号としてキャリーの伝達を行うことを特徴とす
る。
れるキャリーとから当該桁の入力データが論理「零」レ
ベルとなっているか否かを出力するゲートを備えた各桁
ごとのディジタル回路ブロックと、このディジタル回路
ブロック間に設けられ、入力データによって上記上位桁
側から伝達されるキャリーの伝達が制御されるトランス
ファーゲートを備え、上位桁から論理「零」レベルとな
っている桁を検出するためのキャリーの伝達が行われる
ディジタル回路において、 上記トランスファーゲートは２つの上記ディジタル回路
ブロックに一つの割合で設けられ、２つのディジタル回
路ブロックのうち下位桁側の回路のゲートは当該桁の入
力データおよび上記キャリーならびに上位桁入力データ
の反転出力により論理「零」レベルとなっているかを出
力する構成であり、上記トランスファーゲートは、上記
二つのディジタル回路ブロックに入力される入力データ
を制御信号としてキャリーの伝達を行うことを特徴とす
る。
したがって、トランスファーゲートの数を従来の半分と
することができ、その結果、キャリーの伝達遅延も従来
の半分にすることができる。
することができ、その結果、キャリーの伝達遅延も従来
の半分にすることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例であって、データの上位か
ら各桁の値を調べていき、最初に“L"レベルとなってい
る桁を検出する回路のＫ桁目かからＫ＋３桁目までの回
路図である。
ら各桁の値を調べていき、最初に“L"レベルとなってい
る桁を検出する回路のＫ桁目かからＫ＋３桁目までの回
路図である。
この実施例の回路は、検出回路49、25が交互に配置され
た構成となっている。検出回路49はオア回路28からな
り、検出回路25は、インバータ26、アンドゲート27、オ
アゲート29およびトランスファゲートを構成するNMOSト
ランジスタ31からなっている。また、キャリー伝達経路
L4（図中、太線で示される）にはプルアップ用MOSトラ
ンジスタ30、32が接続されている。
た構成となっている。検出回路49はオア回路28からな
り、検出回路25は、インバータ26、アンドゲート27、オ
アゲート29およびトランスファゲートを構成するNMOSト
ランジスタ31からなっている。また、キャリー伝達経路
L4（図中、太線で示される）にはプルアップ用MOSトラ
ンジスタ30、32が接続されている。
次に、この回路の動作について説明する。
まず、クロック信号φ２を“L"レベルにしてPMOSトラン
ジスタ30、32をオンさせてキャリー伝達経路L4を電源電
圧レベルにし、その後、クロック信号φ２を“H"レベル
にしてPMOSトランジスタ30、32をオフさせる。
ジスタ30、32をオンさせてキャリー伝達経路L4を電源電
圧レベルにし、その後、クロック信号φ２を“H"レベル
にしてPMOSトランジスタ30、32をオフさせる。
次に、データＥを入力する。入力データのＫ桁からＫ＋
３桁までの各データEK〜EK+3はそれぞれ“H",“L",
“H",“H"であるとする。
３桁までの各データEK〜EK+3はそれぞれ“H",“L",
“H",“H"であるとする。
次に、キャリー伝達経路L4の上位桁側から“L"レベルの
キャリー（CYK+4）を入力する。
キャリー（CYK+4）を入力する。
Ｋ＋３桁目およびＫ＋２桁目のデータはEK+3,EK+2は共
に“H"であるためオアゲート28、29の各出力FK+3,FK+2
も“H"となる。Ｋ＋３およびＫ＋２桁目に“L"となって
いるデータがないことはアンドゲート27により検出さ
れ、アンドゲート27の出力によりトランスファーゲート
を構成するNMOSトランジスタ31がオンしてキャリー（CY
K+4）をさらに下位の桁に伝達し、検出動作を続行す
る。するとＫ＋１桁目の入力EK+1が“L"であるため、オ
アゲート28における２つの入力が共に“L"となりオアゲ
ート28の出力FK+1が“L"となり、Ｋ＋１桁目のデータE
K+1が最初に“L"になっている桁であることが検出され
る。なお、FK+1以下の他の出力はすべて“H"となる。
に“H"であるためオアゲート28、29の各出力FK+3,FK+2
も“H"となる。Ｋ＋３およびＫ＋２桁目に“L"となって
いるデータがないことはアンドゲート27により検出さ
れ、アンドゲート27の出力によりトランスファーゲート
を構成するNMOSトランジスタ31がオンしてキャリー（CY
K+4）をさらに下位の桁に伝達し、検出動作を続行す
る。するとＫ＋１桁目の入力EK+1が“L"であるため、オ
アゲート28における２つの入力が共に“L"となりオアゲ
ート28の出力FK+1が“L"となり、Ｋ＋１桁目のデータE
K+1が最初に“L"になっている桁であることが検出され
る。なお、FK+1以下の他の出力はすべて“H"となる。
この実施例では、アンドゲート27の出力が、２桁分のキ
ャリーの伝達を決定する制御信号となる。
ャリーの伝達を決定する制御信号となる。
以上説明したように本発明は、２つのディジタル回路ブ
ロックに１つの割合で、１つのトランスファーゲートを
設けることにより、トランスファーゲートの数を半分に
でき、この結果、キャリーの伝達遅延を半減させるとい
う効果がある。
ロックに１つの割合で、１つのトランスファーゲートを
設けることにより、トランスファーゲートの数を半分に
でき、この結果、キャリーの伝達遅延を半減させるとい
う効果がある。
第１図は本発明のキャリーの伝達が行われ最初に“L"レ
ベルとなっている桁を検出する回路の実施例の回路図。 第２図は従来のキャリーの伝達が行われ最初に“L"レベ
ルとなっている桁を検出する回路の実施例の回路図。 25、49……検出回路、26……インバータ、27……アンド
ゲート、28、29……オアゲート、31……トランスファー
ゲート（NMOS）、30、32、……プルアップ用PMOSトラン
ジスタ、φ２……クロック信号、Ｖ……電源、L4……キ
ャリー伝達回路。
ベルとなっている桁を検出する回路の実施例の回路図。 第２図は従来のキャリーの伝達が行われ最初に“L"レベ
ルとなっている桁を検出する回路の実施例の回路図。 25、49……検出回路、26……インバータ、27……アンド
ゲート、28、29……オアゲート、31……トランスファー
ゲート（NMOS）、30、32、……プルアップ用PMOSトラン
ジスタ、φ２……クロック信号、Ｖ……電源、L4……キ
ャリー伝達回路。
Claims (1)
- 【請求項１】各桁ごとの入力デートと上位桁側から伝達
されるキャリーとから当該桁の入力データが論理「零」
レベルとなっているか否かを出力するゲートを備えた各
桁ごとのディジタル回路ブロックと、 このディジタル回路ブロック間に設けられ、入力データ
によって上記上記桁側から伝達されるキャリーの伝達が
制御されるトランスファーゲートと を備え、上位桁から論理「零」レベルとなっている桁を
検出するためのキャリーの伝達が行われるディジタル回
路において、 上記トランスファーゲートは２つの上記ディジタル回路
ブロックに一つの割合で設けられ、 ２つのディジタル回路ブロックのうち下位桁側の回路の
ゲートは当該桁の入力データおよび上記キャリーならび
に上位桁入力データの反転出力により論理「零」レベル
となっているかを出力する構成であり、 上記トランスファーゲートは、上記二つのディジタル回
路ブロックに入力される入力データを制御信号としてキ
ャリーの伝達を行う ことを特徴とするキャリーの伝達が行われるディジタル
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051329A JPH0782424B2 (ja) | 1987-03-05 | 1987-03-05 | キヤリ−の伝達が行なわれるデジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051329A JPH0782424B2 (ja) | 1987-03-05 | 1987-03-05 | キヤリ−の伝達が行なわれるデジタル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217419A JPS63217419A (ja) | 1988-09-09 |
| JPH0782424B2 true JPH0782424B2 (ja) | 1995-09-06 |
Family
ID=12883881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62051329A Expired - Fee Related JPH0782424B2 (ja) | 1987-03-05 | 1987-03-05 | キヤリ−の伝達が行なわれるデジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782424B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3026268B2 (ja) * | 1989-03-31 | 2000-03-27 | 日本電気株式会社 | 論理回路 |
| JPH0367327A (ja) * | 1989-08-07 | 1991-03-22 | Nec Ic Microcomput Syst Ltd | 加算回路 |
| JPH03175530A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | 論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5278332A (en) * | 1975-12-25 | 1977-07-01 | Agency Of Ind Science & Technol | Batch digit shifter |
| JPS59216245A (ja) * | 1983-05-25 | 1984-12-06 | Nec Corp | 正規化回路 |
| GB8531380D0 (en) * | 1985-12-20 | 1986-02-05 | Texas Instruments Ltd | Multi-stage parallel binary adder |
-
1987
- 1987-03-05 JP JP62051329A patent/JPH0782424B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63217419A (ja) | 1988-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |