JPH01135224A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH01135224A JPH01135224A JP62293307A JP29330787A JPH01135224A JP H01135224 A JPH01135224 A JP H01135224A JP 62293307 A JP62293307 A JP 62293307A JP 29330787 A JP29330787 A JP 29330787A JP H01135224 A JPH01135224 A JP H01135224A
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- JP
- Japan
- Prior art keywords
- circuit
- latch
- latch circuit
- present
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッチ回路に関し、特に論理演算結果により選
択的にデータを保持しうるラッチ回路に関する。
択的にデータを保持しうるラッチ回路に関する。
従来、複数の信号に論理演算をほどこし、その結果に従
ってデータを保持しようとする場合、多入力論理回路と
ラッチ回路を組み合せ全体の機能を実現していた。例え
ば、２つの入力信号Ａ、 Ｂが一致した場合にのみ、そ
の値をラッチする機能は、第７図に示す様に、排他的論
理和を実現するイクスクルーシブＯＲゲート１０、デー
タの値を決定するＮＡＮＤゲート１１、ラッチ回路へデ
ータを導くトランスファゲート１２．およびインバータ
７．８からなるラッチ回路により構成されていた。
ってデータを保持しようとする場合、多入力論理回路と
ラッチ回路を組み合せ全体の機能を実現していた。例え
ば、２つの入力信号Ａ、 Ｂが一致した場合にのみ、そ
の値をラッチする機能は、第７図に示す様に、排他的論
理和を実現するイクスクルーシブＯＲゲート１０、デー
タの値を決定するＮＡＮＤゲート１１、ラッチ回路へデ
ータを導くトランスファゲート１２．およびインバータ
７．８からなるラッチ回路により構成されていた。
上述の従来技術による回路構成では、必要とする素子数
が多く、シたがってチップ面積が増大しチップが割高と
なる欠点があった。
が多く、シたがってチップ面積が増大しチップが割高と
なる欠点があった。
本発明によれば、複数の入力信号の論理演算を行う多入
力論理回路と信号を一時保持するラッチ回路とを備え、
多入力論理回路の出力がラッチ回路の入力に接続され、
かつ、多入力論理回路の出力が高レベル、低レベル、お
よび高インピーダンスの３つの状態をとりうるラッチ回
路が得られる。
力論理回路と信号を一時保持するラッチ回路とを備え、
多入力論理回路の出力がラッチ回路の入力に接続され、
かつ、多入力論理回路の出力が高レベル、低レベル、お
よび高インピーダンスの３つの状態をとりうるラッチ回
路が得られる。
高レベル、低レベル、およヒ高インピーダンスの３つの
状態をとりうる多入力論理回路をラッチ回路と直接接続
することにより、少ない素子数で従来の回路と同等の機
能が実現できる。
状態をとりうる多入力論理回路をラッチ回路と直接接続
することにより、少ない素子数で従来の回路と同等の機
能が実現できる。
従来技術に比べ本発明により素子数が大幅に低減できる
のは次の理由による。すなわち従来回路では論理回路と
ラッチ回路を別の回路として考え、組み合せることによ
り要求機能を実現する。したかって論理回路の出力が高
インピーダンス状態とならない様な設計がなされている
。
のは次の理由による。すなわち従来回路では論理回路と
ラッチ回路を別の回路として考え、組み合せることによ
り要求機能を実現する。したかって論理回路の出力が高
インピーダンス状態とならない様な設計がなされている
。
これに対して本発明では高インピーダンス状態を積極的
に利用するものであり、論理回路とラッチ回路とを統合
して考えているため、素子数を低減することが可能とな
っている。
に利用するものであり、論理回路とラッチ回路とを統合
して考えているため、素子数を低減することが可能とな
っている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
この回路は２つの入力信号Ａ、Ｂが一致した場合にのみ
その値をラッチする機能を有している。多人力論理回路
は直列接続されたＩつのＰチャネルトランジスター、２
と直列接続された２つのＮチャネルトランジスタ４，５
から構成され、ＰチャネルトランジスタとＮチャネルト
ランジスタの接続点Ｘが出力になる。第５図はこの回路
の真理値表であり、Ａ、Ｂ信号が異なる場合に高インピ
ーダンス状態２になる。
その値をラッチする機能を有している。多人力論理回路
は直列接続されたＩつのＰチャネルトランジスター、２
と直列接続された２つのＮチャネルトランジスタ４，５
から構成され、ＰチャネルトランジスタとＮチャネルト
ランジスタの接続点Ｘが出力になる。第５図はこの回路
の真理値表であり、Ａ、Ｂ信号が異なる場合に高インピ
ーダンス状態２になる。
多入力論理回路の出力Ｘは２つのインバータ７．８から
成るラッチ回路に接続され、Ａ、Ｂ入力が共にＨレベル
の時りが、共にＬレベルのときＨがラッチされる。また
、Ａ、Ｂ信号が異なる場合には、出力Ｘが高インピーダ
ンス状態であるので、ラッチの内容は変化しない。
成るラッチ回路に接続され、Ａ、Ｂ入力が共にＨレベル
の時りが、共にＬレベルのときＨがラッチされる。また
、Ａ、Ｂ信号が異なる場合には、出力Ｘが高インピーダ
ンス状態であるので、ラッチの内容は変化しない。
第３図は本発明の第２の実施例の回路図である。
第１の実施例とは、多入力論理回路の構成が異なり、直
列に接続されたＰチャネル及びＮチャネルトランジスタ
を通してデータが入力される構成であるが、実現される
機能は全く同じである。
列に接続されたＰチャネル及びＮチャネルトランジスタ
を通してデータが入力される構成であるが、実現される
機能は全く同じである。
第４図は本発明の第３の実施例の回路図である。
本実施例は入力数を拡大した場合の応用例で、Ａ、Ｂ、
０３つの入力が一致した場合にのみラッチ内容を変更し
うる回路である。このように本発明によれば入力数を拡
大することは極めて容易である。また本実施例において
Ｎチャネルトランジスタ１及びＰチャネルトランジスタ
６に入力される信号Ｃをそれぞれクロック信号及びその
反転信号とすれば、第１の実施例で説明した動作なりロ
ック信号に同期させることができる。
０３つの入力が一致した場合にのみラッチ内容を変更し
うる回路である。このように本発明によれば入力数を拡
大することは極めて容易である。また本実施例において
Ｎチャネルトランジスタ１及びＰチャネルトランジスタ
６に入力される信号Ｃをそれぞれクロック信号及びその
反転信号とすれば、第１の実施例で説明した動作なりロ
ック信号に同期させることができる。
第５図は本発明の第４の実施例の回路図である。
本実施例は論理演算の内容を変更した例で、第６図の真
理値表に従ったラッチ動作が実現できる。
理値表に従ったラッチ動作が実現できる。
以′上説明したように、本発明は、高インピーダンス状
態を含む論理回路の出力をラッチ回路に接続することに
より、論理演算結果に従ってラッチ動作を行わせる機能
を簡単な回路で実現でき、素子数を大幅に低減すること
ができる。また、本発明の応用回路としてとり上げた第
１の実施例の回路は、信号が一致した場合にのみラッチ
動作を行うもので、自己同期システムの基本となる機能
であり、回路を簡略化することは、システムコストの低
減に大きな効果がある。
態を含む論理回路の出力をラッチ回路に接続することに
より、論理演算結果に従ってラッチ動作を行わせる機能
を簡単な回路で実現でき、素子数を大幅に低減すること
ができる。また、本発明の応用回路としてとり上げた第
１の実施例の回路は、信号が一致した場合にのみラッチ
動作を行うもので、自己同期システムの基本となる機能
であり、回路を簡略化することは、システムコストの低
減に大きな効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
の実施例に含まれる論理回路の真理値表、第３図は本発
明の第２の実施例の回路図、第４図は本発明の第３の実
施例の回路図、第５図は本発明の第４の実施例４の回路
図、第６図は第４の実施例に含まれる論理回路の真理値
表、第７図は従来の回路図である。 １．２，３・・・・・・Ｐチャネルトランジスタ、４゜
５．６・・・・・・Ｎチャネルトランジスタ、７，８゜
９・・・・・・インバータ、ｌＯ・・・・・・イクスク
ルーシブＯＲゲート、１１・・・・・・ＮＡＮＤゲート
、１２・・・・・・トランスファゲート。 代理人 弁理士 内 原 晋 ６一 第２ 図
の実施例に含まれる論理回路の真理値表、第３図は本発
明の第２の実施例の回路図、第４図は本発明の第３の実
施例の回路図、第５図は本発明の第４の実施例４の回路
図、第６図は第４の実施例に含まれる論理回路の真理値
表、第７図は従来の回路図である。 １．２，３・・・・・・Ｐチャネルトランジスタ、４゜
５．６・・・・・・Ｎチャネルトランジスタ、７，８゜
９・・・・・・インバータ、ｌＯ・・・・・・イクスク
ルーシブＯＲゲート、１１・・・・・・ＮＡＮＤゲート
、１２・・・・・・トランスファゲート。 代理人 弁理士 内 原 晋 ６一 第２ 図
Claims (1)
- 複数の入力信号の論理演算を行う多入力論理回路と信
号を一時保持するラッチ回路とを備え、前記多入力論理
回路の出力が前記ラッチ回路の入力に接続され、かつ前
記多入力論理回路の出力が高レベル、低レベル、および
高インピーダンスの３つの状態をとりうることを特徴と
するラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293307A JPH01135224A (ja) | 1987-11-20 | 1987-11-20 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293307A JPH01135224A (ja) | 1987-11-20 | 1987-11-20 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135224A true JPH01135224A (ja) | 1989-05-26 |
Family
ID=17793140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293307A Pending JPH01135224A (ja) | 1987-11-20 | 1987-11-20 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135224A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204813A (ja) * | 1993-01-06 | 1994-07-22 | Nec Corp | 電界効果トランジスタ論理回路 |
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| WO2000027031A1 (fr) * | 1998-10-30 | 2000-05-11 | Hitachi, Ltd. | Bascule et circuit integre a semi-conducteurs |
-
1987
- 1987-11-20 JP JP62293307A patent/JPH01135224A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204813A (ja) * | 1993-01-06 | 1994-07-22 | Nec Corp | 電界効果トランジスタ論理回路 |
| JPH11202970A (ja) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | クロックスキュー防止回路 |
| WO2000027031A1 (fr) * | 1998-10-30 | 2000-05-11 | Hitachi, Ltd. | Bascule et circuit integre a semi-conducteurs |
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