JPS6048616A - 論理回路 - Google Patents
論理回路Info
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- JPS6048616A JPS6048616A JP58156454A JP15645483A JPS6048616A JP S6048616 A JPS6048616 A JP S6048616A JP 58156454 A JP58156454 A JP 58156454A JP 15645483 A JP15645483 A JP 15645483A JP S6048616 A JPS6048616 A JP S6048616A
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- Japan
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- transistor
- channel
- channel mos
- gate
- input terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Computing Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補ｆｉＭＯ３論理回路であって、３ステー
ト出力を有する論理回路に関する。
ト出力を有する論理回路に関する。
第１図は、従来の３ステ一ト型ＭＯ５論理回路の一般的
な構成を示す回路図である。すなわち、ＰチャネルＭＯ
Ｓトランジスタ６のトレインをドレイン電源１４に接続
し、ＮチャネルＭＯＳトランジスタ７のソースをソース
電源１５に接続し。
な構成を示す回路図である。すなわち、ＰチャネルＭＯ
Ｓトランジスタ６のトレインをドレイン電源１４に接続
し、ＮチャネルＭＯＳトランジスタ７のソースをソース
電源１５に接続し。
ＰチャネルＭＯＳトランジスタ６のソースとＮチャネル
ＭＯ３）ランジスタフのドレインとを共通に接続して出
力端子８に接続し、入力端子１からの入力信号と入力端
子２からの入力信号の反転信号とを入力するＮＡＮＤゲ
ート４の出力をＰチャネルＭＯ３）ランジスタロのゲー
トに入力させ、第１の入力端子１の信号とＷＳ２の入力
端子２の信号とを入力するＮＯＲゲート５の出力をＮチ
ャネルＭＯ３）ランジスタフのゲートに入力させた構成
である。
ＭＯ３）ランジスタフのドレインとを共通に接続して出
力端子８に接続し、入力端子１からの入力信号と入力端
子２からの入力信号の反転信号とを入力するＮＡＮＤゲ
ート４の出力をＰチャネルＭＯ３）ランジスタロのゲー
トに入力させ、第１の入力端子１の信号とＷＳ２の入力
端子２の信号とを入力するＮＯＲゲート５の出力をＮチ
ャネルＭＯ３）ランジスタフのゲートに入力させた構成
である。
第２の入力端子２の入力が論理レベル“ｏ″のときは、
ｆｔ５ｆの入力端子ｌからの入力信号に対してＮＡＮＤ
ゲート４はインバータとして動作し、ＮＯＲゲート５も
インバータとして動作するため、出力８は第１の入力端
子ｌがらの入力信号に対してインバータ２段のＡＭＰ回
路として動作する。第２の入力端子２の入力が“１”と
きは、ＮＡＮＤゲート４の出力は、第１の入力端子ｌの
入力信号に無関係に１”となって、ＰチャネルＭＯ３）
ランジスタロはオフ状態となり、またＮＯＲゲート５の
出力は第１の入力端子ｌの論理に無関係に“°０″であ
るから、ＮチャネルＭＯＳトランジスタ７もオフ状態と
なる。従って、出力端子８はハイインピーダンス状態と
なる。
ｆｔ５ｆの入力端子ｌからの入力信号に対してＮＡＮＤ
ゲート４はインバータとして動作し、ＮＯＲゲート５も
インバータとして動作するため、出力８は第１の入力端
子ｌがらの入力信号に対してインバータ２段のＡＭＰ回
路として動作する。第２の入力端子２の入力が“１”と
きは、ＮＡＮＤゲート４の出力は、第１の入力端子ｌの
入力信号に無関係に１”となって、ＰチャネルＭＯ３）
ランジスタロはオフ状態となり、またＮＯＲゲート５の
出力は第１の入力端子ｌの論理に無関係に“°０″であ
るから、ＮチャネルＭＯＳトランジスタ７もオフ状態と
なる。従って、出力端子８はハイインピーダンス状態と
なる。
上述の従来回路は、第１の入力端子１にＮＡＮＤゲート
４とＮＯＲゲート５が接続されているため、入力容量が
大で信号伝搬遅延時間が大きく、さらに全体のトランジ
スタの数がＰチャネルＭＯＳトラフジ１フ６個とＮチャ
ネルＭＯＳトランジスタ６個でａ成されるため集積回路
を構成した場合にマスクパターンの面積が大きくなると
いう欠点がある。
４とＮＯＲゲート５が接続されているため、入力容量が
大で信号伝搬遅延時間が大きく、さらに全体のトランジ
スタの数がＰチャネルＭＯＳトラフジ１フ６個とＮチャ
ネルＭＯＳトランジスタ６個でａ成されるため集積回路
を構成した場合にマスクパターンの面積が大きくなると
いう欠点がある。
本発明の目的は、上述の従来の欠点を解決し、信号伝搬
時間が短く、かつ集積回路を構成する場合に占有面精が
少なくてすむ相補５ＭＯ５論理回路を提供することにあ
る。
時間が短く、かつ集積回路を構成する場合に占有面精が
少なくてすむ相補５ＭＯ５論理回路を提供することにあ
る。
本発明の論理回路は、第１のＰチャネルＭＯＳトランジ
スタのソースと第１のＮチャネルＭＯＳトランジスタの
ドイレンとを共通に接続して出力端子に接続し、前記第
１のＰチャネルＭＯＳトランジスタのドレインと前記第
１のＮチャネルＭＯＳトランジスタのソースとをそれぞ
れドレイン電源およびソース電源に接続した相補型ＭＯ
３論理回路において、前記第１のＰチャネルＭＯＳトラ
ンジスタのドレイン・ゲート間に接続された第２および
第３のＰチャネルＭＯＳトランジスタと、前記第１のＮ
チャネルＭＯＳトランジスタのゲート・ソース間に接続
されたＷＳ２および第３のＮチャネルＭＯＳトランジス
タと、前記第２．第３のＰチャネルＭＯＳトランジスタ
のソースと前記第２、第３のＮチャネルＭＯ３）ランジ
スタのドレイン間に接続された伝送回路とを備えて、前
記第２のＰチャネルＭＯ５）ランジスタおよび第２のＮ
チャネルＭＯ５）ランジスタのゲートを第１の入力端子
に接続し、前記第３のＮチャネルＭＯＳトランジスタの
ゲートを第２の入力端子に接続し、前記第３のＰチャネ
ルＭＯＳトランジスタのゲートには前記第２の入力端子
の信号を反転させて入力させ、前記伝送回路は、前記第
２の入力端子の信号によって制御されることを特徴とす
る。
スタのソースと第１のＮチャネルＭＯＳトランジスタの
ドイレンとを共通に接続して出力端子に接続し、前記第
１のＰチャネルＭＯＳトランジスタのドレインと前記第
１のＮチャネルＭＯＳトランジスタのソースとをそれぞ
れドレイン電源およびソース電源に接続した相補型ＭＯ
３論理回路において、前記第１のＰチャネルＭＯＳトラ
ンジスタのドレイン・ゲート間に接続された第２および
第３のＰチャネルＭＯＳトランジスタと、前記第１のＮ
チャネルＭＯＳトランジスタのゲート・ソース間に接続
されたＷＳ２および第３のＮチャネルＭＯＳトランジス
タと、前記第２．第３のＰチャネルＭＯＳトランジスタ
のソースと前記第２、第３のＮチャネルＭＯ３）ランジ
スタのドレイン間に接続された伝送回路とを備えて、前
記第２のＰチャネルＭＯ５）ランジスタおよび第２のＮ
チャネルＭＯ５）ランジスタのゲートを第１の入力端子
に接続し、前記第３のＮチャネルＭＯＳトランジスタの
ゲートを第２の入力端子に接続し、前記第３のＰチャネ
ルＭＯＳトランジスタのゲートには前記第２の入力端子
の信号を反転させて入力させ、前記伝送回路は、前記第
２の入力端子の信号によって制御されることを特徴とす
る。
次に、本発明について、図面を参照して詳細に説明する
。
。
第２図は、本発明の一実施例を示す回路図である。すな
わち、第１のＰチャネルＭＯ５）テンジスタロのソース
と第１のＮチャネルＭＯ３）ランジスタフのドレインと
を共通に接続して出力端子８に接続し、第１のＰチャネ
ルＭＯ３）ランジスタロのドレインをドレイン電ｓ１４
に、第１のＮチャネルＭＯ３）ランジスタフのソースを
ソース電源１５に接続する。そして、第１のＰチャネル
ＭＯ３）ランジスタロのドレインとゲート間に第２のＰ
チャネルＭＯ３）ランジスタ１０と第３のＰチャネルＭ
ＯＳトランジスタ１１とを接続し、第１のＮチャネルＭ
Ｏ３）ランジスタフのゲートとソース間に第２のＮチャ
ネルＭＯ３）ランジスタ１２と第３のＮチャネルＭＯＳ
トラン゛ジスタ１３とを接続する。第２のＰチャネルＭ
ＯＳトランジスタ１０および第３のＰチャネルＭＯ３）
ランジスタ１１のソースと、第２のＮチャネルＭＯＳト
ランジスタ１２および第３のＮチャネルＭＯＳトランジ
スタ１３のドレイン間には、伝送ゲート９を接続する。
わち、第１のＰチャネルＭＯ５）テンジスタロのソース
と第１のＮチャネルＭＯ３）ランジスタフのドレインと
を共通に接続して出力端子８に接続し、第１のＰチャネ
ルＭＯ３）ランジスタロのドレインをドレイン電ｓ１４
に、第１のＮチャネルＭＯ３）ランジスタフのソースを
ソース電源１５に接続する。そして、第１のＰチャネル
ＭＯ３）ランジスタロのドレインとゲート間に第２のＰ
チャネルＭＯ３）ランジスタ１０と第３のＰチャネルＭ
ＯＳトランジスタ１１とを接続し、第１のＮチャネルＭ
Ｏ３）ランジスタフのゲートとソース間に第２のＮチャ
ネルＭＯ３）ランジスタ１２と第３のＮチャネルＭＯＳ
トラン゛ジスタ１３とを接続する。第２のＰチャネルＭ
ＯＳトランジスタ１０および第３のＰチャネルＭＯ３）
ランジスタ１１のソースと、第２のＮチャネルＭＯＳト
ランジスタ１２および第３のＮチャネルＭＯＳトランジ
スタ１３のドレイン間には、伝送ゲート９を接続する。
伝送ゲート９は、第２の入力端子２の信号によって制御
され、ＷＳ２の入力端子２の信号が０°゛のときオン状
態となり、第２の入力端子２の信号が“ｌ”のときはオ
フ状態となる。
され、ＷＳ２の入力端子２の信号が０°゛のときオン状
態となり、第２の入力端子２の信号が“ｌ”のときはオ
フ状態となる。
第２のＰチャネルＭＯＳトランジスタ１０および第２の
ＮチャネルＭＯ５）ランジスタロ２のゲートには、第１
の入力端子１の信号を入力させる。
ＮチャネルＭＯ５）ランジスタロ２のゲートには、第１
の入力端子１の信号を入力させる。
一方、第２の入力端子２の信号は、第３のＮチャネルＭ
Ｏ５）ランジスタ１３のゲートに入力させている。また
、第３のＰチャネルＭＯ５）ランジスタ１１のゲートに
は、第２の入力端子２の信号をインバータ３で反転させ
て入力させている。
Ｏ５）ランジスタ１３のゲートに入力させている。また
、第３のＰチャネルＭＯ５）ランジスタ１１のゲートに
は、第２の入力端子２の信号をインバータ３で反転させ
て入力させている。
次に、本実施例の動作について説明する。第２の入力端
子２は、Ｄ１．５ＡＢＬＥ入力端子であり、この入力信
号が０”のときは、伝送ゲート９がオン状ＩＥとなり、
また、第３のＰチャネルＭＯＳトランジスタ１１および
第３のＮチャネルＭＯ５）ランジスタ１３はオフ状態で
あるから、第１の入力端子１かも出力端子８までは、イ
ンバータ２段のＡＭＰ回路として動作する。第２の入力
端子２の信号が゛°ｌパのときは、伝送ゲート９がオフ
状態となり、第３のＰチャネルＭＯＳトランジスタ１１
はオン状態で、第１のＰチャネルＭＯ３）ランジスタロ
はオフ状態となる。また、第３のＮチャネルＭＯＳトラ
ンジスタ１３もオン状態であり、第１のＮチャネルＭＯ
Ｓトランジスタ７は第１の入力端子１の信号に無関係に
オフ状態である。従って、出力端子８はハイインピーダ
ンス状態となる。すなわち、入出力信号の関係は前述の
従来回路と同様である。しかし、本実施例では、ｉｌの
入力端子１はハイインピーダンスの第２のＰチャネルＭ
Ｏ３）ランジスタ１０のゲートおよび第２のＮチャネル
ＭＯ３１ランジスタ１２のゲートに接続されているだけ
であるから、人力容量は極めて小であり、信号伝搬時間
を小とすることができる効果がある。また、Ｐチャネル
ＭＯ３）ランジスタ５個とＮチャネルＭＯ３）ランジス
タ５個とで構成することがＯｆ能であり、集積回路を構
成する場合にマスクパターンの面積が従来に比して少な
くてすむ。
子２は、Ｄ１．５ＡＢＬＥ入力端子であり、この入力信
号が０”のときは、伝送ゲート９がオン状ＩＥとなり、
また、第３のＰチャネルＭＯＳトランジスタ１１および
第３のＮチャネルＭＯ５）ランジスタ１３はオフ状態で
あるから、第１の入力端子１かも出力端子８までは、イ
ンバータ２段のＡＭＰ回路として動作する。第２の入力
端子２の信号が゛°ｌパのときは、伝送ゲート９がオフ
状態となり、第３のＰチャネルＭＯＳトランジスタ１１
はオン状態で、第１のＰチャネルＭＯ３）ランジスタロ
はオフ状態となる。また、第３のＮチャネルＭＯＳトラ
ンジスタ１３もオン状態であり、第１のＮチャネルＭＯ
Ｓトランジスタ７は第１の入力端子１の信号に無関係に
オフ状態である。従って、出力端子８はハイインピーダ
ンス状態となる。すなわち、入出力信号の関係は前述の
従来回路と同様である。しかし、本実施例では、ｉｌの
入力端子１はハイインピーダンスの第２のＰチャネルＭ
Ｏ３）ランジスタ１０のゲートおよび第２のＮチャネル
ＭＯ３１ランジスタ１２のゲートに接続されているだけ
であるから、人力容量は極めて小であり、信号伝搬時間
を小とすることができる効果がある。また、Ｐチャネル
ＭＯ３）ランジスタ５個とＮチャネルＭＯ３）ランジス
タ５個とで構成することがＯｆ能であり、集積回路を構
成する場合にマスクパターンの面積が従来に比して少な
くてすむ。
以上のように１本発明においては、第１のＰチャネルＭ
ＯＳトランジスタおよび第１のＮチャネルＭＯＳトラン
ジスタを直列に接続して電源に接続し、第１のＰチャネ
ルＭＯ３）ランジスタのドレインとゲート間に第２のＰ
チャネルＭＯＳトランジスタと第３のＰチャネルＭＯ３
）ランジスタとを接続し、第１のＮチャネルＭＯ３）ラ
ンジスタのゲートとソース間に第２のＮチャネルＭＯＳ
トランジスタと第３のＮチャネルＭＯ３）ランジスタと
を接続して、前記第２のＰチャネルＭＯＳトランジスタ
、第３のＰチャネルＭＯＳトランジスタのソースと第２
のＮチャネルＭＯ３）ランジスタロ第３のＮチャネルＭ
ＯＳトランジスタのドレイン間に伝送ゲートを接続して
、該伝送ゲートを第２の入力端子からの入力信号によっ
て制御し、また、前記第３のＮチャネルＭＯＳトランジ
スタのゲートには第２の入力端子の信号を、第３のＰチ
ャネルＭＯＳトランジスタのゲートには第２の入力端子
の反転信号を入力させ、第１の入力端子の入力を前記第
２のＰチャネルＭＯ３）ランジスタおよび第２のＮチャ
ネルＭＯＳトランジスタのゲートに入力させて、前記第
１のＰチャネルＭＯ３）ランジスクと第１のＮチャネル
ＭＯ３）ランジスタの直列接続点を出力端子に接続した
構成としたから、入力容量を減少して高速の信号伝送が
できるという効果を有する。また、従来よりも構成要素
が少なくてすみ、集積回路を形成する場合にマスクパタ
ーンの面積が少なくてすむという効果がある。
ＯＳトランジスタおよび第１のＮチャネルＭＯＳトラン
ジスタを直列に接続して電源に接続し、第１のＰチャネ
ルＭＯ３）ランジスタのドレインとゲート間に第２のＰ
チャネルＭＯＳトランジスタと第３のＰチャネルＭＯ３
）ランジスタとを接続し、第１のＮチャネルＭＯ３）ラ
ンジスタのゲートとソース間に第２のＮチャネルＭＯＳ
トランジスタと第３のＮチャネルＭＯ３）ランジスタと
を接続して、前記第２のＰチャネルＭＯＳトランジスタ
、第３のＰチャネルＭＯＳトランジスタのソースと第２
のＮチャネルＭＯ３）ランジスタロ第３のＮチャネルＭ
ＯＳトランジスタのドレイン間に伝送ゲートを接続して
、該伝送ゲートを第２の入力端子からの入力信号によっ
て制御し、また、前記第３のＮチャネルＭＯＳトランジ
スタのゲートには第２の入力端子の信号を、第３のＰチ
ャネルＭＯＳトランジスタのゲートには第２の入力端子
の反転信号を入力させ、第１の入力端子の入力を前記第
２のＰチャネルＭＯ３）ランジスタおよび第２のＮチャ
ネルＭＯＳトランジスタのゲートに入力させて、前記第
１のＰチャネルＭＯ３）ランジスクと第１のＮチャネル
ＭＯ３）ランジスタの直列接続点を出力端子に接続した
構成としたから、入力容量を減少して高速の信号伝送が
できるという効果を有する。また、従来よりも構成要素
が少なくてすみ、集積回路を形成する場合にマスクパタ
ーンの面積が少なくてすむという効果がある。
第１図は従来の３ステ一ト相補型ＭＯ３論理回路の一例
を示す回路図、第２図は本発明の一実施例を示す回路図
である。 図において、１：第１の入力端子、２二第２の入力端子
、３：インバータ、４ ： ＮＡＮＤゲート、５ ：
ＮＯＲゲート、６：第１のＰチャネルＭＯ３）ランジス
タ、７：第１のＮチャネルＭＯＳトランジスタ、８：出
力端子、９：伝送ゲート、ｌＯ：第２のＰチャネルＭＯ
３＋・ランジスタ、１１：第３のＰチャネルＭＯ３）ラ
ンジスタ、１２：第２のＮチャネルＭＯ３）ランジスタ
、１３：第３のＮチャネルＭＯ５）ランジスタ、１４ニ
ドレイン電源、１５：ソース電源。
を示す回路図、第２図は本発明の一実施例を示す回路図
である。 図において、１：第１の入力端子、２二第２の入力端子
、３：インバータ、４ ： ＮＡＮＤゲート、５ ：
ＮＯＲゲート、６：第１のＰチャネルＭＯ３）ランジス
タ、７：第１のＮチャネルＭＯＳトランジスタ、８：出
力端子、９：伝送ゲート、ｌＯ：第２のＰチャネルＭＯ
３＋・ランジスタ、１１：第３のＰチャネルＭＯ３）ラ
ンジスタ、１２：第２のＮチャネルＭＯ３）ランジスタ
、１３：第３のＮチャネルＭＯ５）ランジスタ、１４ニ
ドレイン電源、１５：ソース電源。
Claims (1)
- ｉｆのＰチャネルＭＯ３）ランジスタのソースとｉｆの
ＮチャネルＭＯＳトランジスタのドレインとを共通に接
続して出力端子に接続し、前記第１のＰチャネルＭＯ３
）ランジスタのドレインと前記第１のＮチャネルＭＯ３
）ランジスタのソースとをそれぞれドレイン電源および
ソース電源に接続した相補型ＭＯ３論理回路において、
前記第１のＰチャネルＭＯＳトランジスタのドレイン会
ゲート間に接続された第２および第３のＰチャネルＭＯ
３）ランジスタと、前記第１のＮチャネルＭＯ３）ラン
ジスタのゲート龜ソース間に接続された第２および第３
のＮチャネルＭＯ３）ランジスタと、前記第２．第３の
ＰチャネルＭＯＳトランジスタのソースと前記第２．第
３のＮチャネルＭＯＳトランジスタのドレイン間に接続
された伝送回路とを備えて、前記第２のＰチャネルＭＯ
Ｓトランジスタおよび第２のＮチャネルＭＯＳトランジ
スタのゲートを第１の入力端子に接続し、前記第３のＮ
チャネルＭＯＳトランジスタのゲートを第２の入力端子
に接続し、前記第３のＰチャネルＭ’ＯＳトランジスタ
のゲートには前記第２の入力端子の信号を反転させて入
力させ、前記伝送回路は、前記第２の入力端子の信号に
よって制御されることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156454A JPS6048616A (ja) | 1983-08-29 | 1983-08-29 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156454A JPS6048616A (ja) | 1983-08-29 | 1983-08-29 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048616A true JPS6048616A (ja) | 1985-03-16 |
Family
ID=15628098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156454A Pending JPS6048616A (ja) | 1983-08-29 | 1983-08-29 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62125712A (ja) * | 1985-11-26 | 1987-06-08 | Nec Corp | 入出力回路 |
| US4804867A (en) * | 1986-11-14 | 1989-02-14 | Mitsubishi Denki Kabushiki Kaisha | Three-state complementary MOS integrated circuit |
-
1983
- 1983-08-29 JP JP58156454A patent/JPS6048616A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62125712A (ja) * | 1985-11-26 | 1987-06-08 | Nec Corp | 入出力回路 |
| US4804867A (en) * | 1986-11-14 | 1989-02-14 | Mitsubishi Denki Kabushiki Kaisha | Three-state complementary MOS integrated circuit |
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