JPS62125712A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPS62125712A JPS62125712A JP60266415A JP26641585A JPS62125712A JP S62125712 A JPS62125712 A JP S62125712A JP 60266415 A JP60266415 A JP 60266415A JP 26641585 A JP26641585 A JP 26641585A JP S62125712 A JPS62125712 A JP S62125712A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- level
- bias
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力回路に関し、特に入出力兼用端子を一方
の論理レベルにバイアスする手段を有する入出力回路に
関する。
の論理レベルにバイアスする手段を有する入出力回路に
関する。
近年、マイクロコンピュータ等の高集積化及び高機能化
が進むにつれて、汎用性を増すため、入出力兼用端子を
多く設ける傾向にある。この、入出力兼用端子を例えば
キーマトリックスからのキー入力端子として使用した場
合、入力端子を一方の論理レベルにバイアス、つまり、
プルア・ツブする必要がある。
が進むにつれて、汎用性を増すため、入出力兼用端子を
多く設ける傾向にある。この、入出力兼用端子を例えば
キーマトリックスからのキー入力端子として使用した場
合、入力端子を一方の論理レベルにバイアス、つまり、
プルア・ツブする必要がある。
通常、入出力兼用端子は複数個設けられるもので、第３
図に示すような、従来の入出力回路におけるバイアス抵
抗Ｒを有する入出力兼用端子４の論理レベルは設計段階
で決定され、バイアス抵抗Ｒは入出力兼用端子４に接続
されて製造される。
図に示すような、従来の入出力回路におけるバイアス抵
抗Ｒを有する入出力兼用端子４の論理レベルは設計段階
で決定され、バイアス抵抗Ｒは入出力兼用端子４に接続
されて製造される。
上述した従来の入出力回路は、回路の製造段階でバイア
スすべき入出力兼用端子が決定されてしまうため、マイ
クロコンピュータ等に応用した場合、利用者が使用目的
に合せてバイアスすべき入出力兼用端子を選択できない
という問題点がある。
スすべき入出力兼用端子が決定されてしまうため、マイ
クロコンピュータ等に応用した場合、利用者が使用目的
に合せてバイアスすべき入出力兼用端子を選択できない
という問題点がある。
更に、第３図に示すようなバイアス抵抗Ｒが接続された
入出力兼用端子４を出力端子として使用した場き、バイ
アスされた論理レベルと異なる論理レベルが出力される
と、バイアス抵抗Ｒ−出力回路１の出力端一トランジス
タＱ２を通して貫通電流が流れ、むだな電力が消費され
るという問題点がある。
入出力兼用端子４を出力端子として使用した場き、バイ
アスされた論理レベルと異なる論理レベルが出力される
と、バイアス抵抗Ｒ−出力回路１の出力端一トランジス
タＱ２を通して貫通電流が流れ、むだな電力が消費され
るという問題点がある。
本発明の目的は、入出力兼用端子のバイアス状態を制御
できかつむだな電力消費の発生を防止できる入出力回路
を提１共することにある。
できかつむだな電力消費の発生を防止できる入出力回路
を提１共することにある。
本発明の入出力回路は、第１の制御信号が第１の論理レ
ベルのとき出力状態になり前記第１の制御信号が第２の
論理レベルのとき浮動状態となり出力端が入出力兼用端
子に接続される出力回路と、入力端が前記入出力兼用端
子に接続される入力回路と、前記第１の制御信号が前記
第１の論理レベルのとき電源端子と前記入出力兼用端子
との間に接続されるバイアス用トランジスタを非導通状
態とし前記第１の制御信号が前記第２の論理レベルのと
き第２の制ｆ、Ｉｔ信号の論理レベルに応じて前記バイ
アス用トランジスタを導通又は非導通状態とするバイア
ス回路とを含んで構成される。
ベルのとき出力状態になり前記第１の制御信号が第２の
論理レベルのとき浮動状態となり出力端が入出力兼用端
子に接続される出力回路と、入力端が前記入出力兼用端
子に接続される入力回路と、前記第１の制御信号が前記
第１の論理レベルのとき電源端子と前記入出力兼用端子
との間に接続されるバイアス用トランジスタを非導通状
態とし前記第１の制御信号が前記第２の論理レベルのと
き第２の制ｆ、Ｉｔ信号の論理レベルに応じて前記バイ
アス用トランジスタを導通又は非導通状態とするバイア
ス回路とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、入出力回路は相補型Ｍ○ＳＩ〜ラ
ンジスタで出力回路を構成したちので、出力回路１と、
入力回路２と、バイアス回路３と、入出力兼用端子４と
を含んで構成される。
ンジスタで出力回路を構成したちので、出力回路１と、
入力回路２と、バイアス回路３と、入出力兼用端子４と
を含んで構成される。
出力回路１は第１の制御信号としての入出力切換信号５
及びデータ信号６を入力とするトライステート出力バッ
ファであり、その出力端は入出力兼用端子４に接続され
ている。
及びデータ信号６を入力とするトライステート出力バッ
ファであり、その出力端は入出力兼用端子４に接続され
ている。
入力回路２は入出力兼用端子４を入力端とするインバー
タ１５、フリッフロップ１６及びＡＮＤゲーＩ・１７よ
り成り、フリ・ツブフロップ１６の出力は内部バス等の
内部回路へ接続されている。フリップフロ・ツブ１６’
＼の読込みは入出力ＩＩＪＪ換信号５と内部回路で発生
される読込クロック８とを入力とするＡＮＤゲー１〜１
７の出力で行う。
タ１５、フリッフロップ１６及びＡＮＤゲーＩ・１７よ
り成り、フリ・ツブフロップ１６の出力は内部バス等の
内部回路へ接続されている。フリップフロ・ツブ１６’
＼の読込みは入出力ＩＩＪＪ換信号５と内部回路で発生
される読込クロック８とを入力とするＡＮＤゲー１〜１
７の出力で行う。
バイアス回路３は、ソースが電Ｊｇ、電圧＋ＶｃＣの電
源端子に接続されドレインが入出力兼用端子４に接続さ
れるＰチャネルＭ ＯＳ型のバイアス用ｌ・ランジスタ
Ｑ３と、出力端子がバイアス用トランジスタＱ３のゲー
）〜に接続され入出力切換信号５と第２の制御信号とし
てのバイアス選択信号７とを入力とするＮ Ａ Ｎ Ｄ
回路１４とから成る。
源端子に接続されドレインが入出力兼用端子４に接続さ
れるＰチャネルＭ ＯＳ型のバイアス用ｌ・ランジスタ
Ｑ３と、出力端子がバイアス用トランジスタＱ３のゲー
）〜に接続され入出力切換信号５と第２の制御信号とし
てのバイアス選択信号７とを入力とするＮ Ａ Ｎ Ｄ
回路１４とから成る。
以下に、第１図に示す入出力回路の動作について説明す
る。
る。
入出力切換信号５の論理レベルが低レベル（以下、”
Ｌ ”と記す）の場合入出力回路は出力状態となり、Ｎ
ＡＮＤゲート１０及びＮＯＲゲー１〜１１の出力の論理
レベルはデータ信号６の論理レベルによって決定する。
Ｌ ”と記す）の場合入出力回路は出力状態となり、Ｎ
ＡＮＤゲート１０及びＮＯＲゲー１〜１１の出力の論理
レベルはデータ信号６の論理レベルによって決定する。
即ち、データ信号６の論理レベルが高レベル（以下、”
Ｈ”と記す）のときは、ＰチャネルＭＯ８型のトラン
ジスタＱ＋が導通状態となり、入出力兼用端子４の電位
は電源電圧＋ＶＣＣと同電位になり、“′Ｈ“が出力さ
れる。データ信号６が” Ｌ ”のときはＮチャネルＭ
Ｏ３型のトランジスタＱ２が導通状態となり、入出力兼
用端子４の電位は接地電位と同電位になり、” Ｌ ”
が出力される。
Ｈ”と記す）のときは、ＰチャネルＭＯ８型のトラン
ジスタＱ＋が導通状態となり、入出力兼用端子４の電位
は電源電圧＋ＶＣＣと同電位になり、“′Ｈ“が出力さ
れる。データ信号６が” Ｌ ”のときはＮチャネルＭ
Ｏ３型のトランジスタＱ２が導通状態となり、入出力兼
用端子４の電位は接地電位と同電位になり、” Ｌ ”
が出力される。
それ故、入出力切換信号５のレベルが“Ｌ″のときの出
力状態では、入出力兼用端子４にはデータ信号６の論理
レベルと同一の論理レベルの出力が得られる。
力状態では、入出力兼用端子４にはデータ信号６の論理
レベルと同一の論理レベルの出力が得られる。
また、バイアス回路３のバイアス用トランジスタＱ３は
入出力切換信号５かパＬ“の間、ＮＡＮＤゲート１４の
゛Ｈ゛出力により非導通状態となり、電源端子と入出力
兼用端子４との間の電路は遮断される。
入出力切換信号５かパＬ“の間、ＮＡＮＤゲート１４の
゛Ｈ゛出力により非導通状態となり、電源端子と入出力
兼用端子４との間の電路は遮断される。
従って、第３図に示す従来例で生じた、バイアス抵抗と
ＮチャネルＭＯ３Ｉ〜ランジスタを通じての、むだな電
力消費は発生しない。
ＮチャネルＭＯ３Ｉ〜ランジスタを通じての、むだな電
力消費は発生しない。
更に、以」二述べた出力状態では、バイアス用トランジ
スタＱ３が非導通状態になり、トランジスタＱ１とトラ
ンジスタＱ２のいずれか一方のみ導通状態になるので、
出力信号の振幅は電源電圧十■、、。になり、通常のＣ
ＭＯ３出カバ・ソファと同様の動作となる。
スタＱ３が非導通状態になり、トランジスタＱ１とトラ
ンジスタＱ２のいずれか一方のみ導通状態になるので、
出力信号の振幅は電源電圧十■、、。になり、通常のＣ
ＭＯ３出カバ・ソファと同様の動作となる。
次に、入出力切換信号５の論理レベルが” Ｈ”の入力
状態では、データ信号６の論理レベルと無関係にＮＡＮ
Ｄゲー１へ１０、ＮＯＲゲーｌへ１１の出力はそれぞれ
“Ｈ′°及びＬ′となり、ｌ−ランジスタＱ＋及びｌ・
ランジスタＱ２は共に非導通状態となる。ここで、バイ
アス選択信号７がＨ°。
状態では、データ信号６の論理レベルと無関係にＮＡＮ
Ｄゲー１へ１０、ＮＯＲゲーｌへ１１の出力はそれぞれ
“Ｈ′°及びＬ′となり、ｌ−ランジスタＱ＋及びｌ・
ランジスタＱ２は共に非導通状態となる。ここで、バイ
アス選択信号７がＨ°。
のとき、ＮＡＮＤゲー■・１４の出力が１、”になりバ
イアス用トランジスタＱ３か導通状態になって、入出力
兼用端子４の電位は°゛Ｈ“にバイアスされる。
イアス用トランジスタＱ３か導通状態になって、入出力
兼用端子４の電位は°゛Ｈ“にバイアスされる。
従って、入出力兼用端子４へ外部から信号が印加されな
い状態では、バイアス用トランジスタＱ３により入力回
路２のインバータ１５の入力レベルは°Ｉじに固定され
、インバータ１５で貫通電流による電力消費は生じない
。
い状態では、バイアス用トランジスタＱ３により入力回
路２のインバータ１５の入力レベルは°Ｉじに固定され
、インバータ１５で貫通電流による電力消費は生じない
。
バイアス用）・ランジスタＱ３は、通常、数十〜数百に
Ωの抵抗値を有するものであり、外部から入出力兼用端
子４にＬ°゛の信号を印加するとインバータ１５の入力
レベルは゛′Ｌパになり、フリップフロップ１６はＡＮ
ＤＮＯゲートに読込クロ・ツク８が印加されたとき入力
信号を読込む。
Ωの抵抗値を有するものであり、外部から入出力兼用端
子４にＬ°゛の信号を印加するとインバータ１５の入力
レベルは゛′Ｌパになり、フリップフロップ１６はＡＮ
ＤＮＯゲートに読込クロ・ツク８が印加されたとき入力
信号を読込む。
第２図は本発明の第２の実施例の回路図である。
第２図に示すように、第２の実施例と上述した第１の実
施例との相違点は、バイアス回路３°がＡＮＤゲート１
４゛とＮチャネルＭＯ８型のバイアス用トランジスタＱ
３’で構成される点である、動作上第１の実施例と異
なる点は、入出力切換信号５が°゛Ｈ″でバイアス選択
信号７が゛Ｈパのとき、入出力兼用端子４の電位がＬ゛
にバイアスされることである。従って、入出力兼用端子
４に外部から“Ｈ′°の入力信号が印加されるまで、イ
ンバータ１５の入力レベルは゛Ｌパに保たれる。
施例との相違点は、バイアス回路３°がＡＮＤゲート１
４゛とＮチャネルＭＯ８型のバイアス用トランジスタＱ
３’で構成される点である、動作上第１の実施例と異
なる点は、入出力切換信号５が°゛Ｈ″でバイアス選択
信号７が゛Ｈパのとき、入出力兼用端子４の電位がＬ゛
にバイアスされることである。従って、入出力兼用端子
４に外部から“Ｈ′°の入力信号が印加されるまで、イ
ンバータ１５の入力レベルは゛Ｌパに保たれる。
以上説明したように本発明の入出力回路は、入出力兼用
端子のバイアス手段としてトランジスタを代用し、入出
力切換信号とバイアス選択信号との論理レベルに対応し
て入出力兼用端子に対するバイアス手段の接続を制御す
ることにより、マイクロコンピュータの入出力兼用端子
に利用した場３に、入出力切換信号とバイアス選択信号
とをそれぞれ特定命令の実行により発生ずるような構成
が可能になり、マイクロコ〉′ピユータの利用目的に合
せて、ソフトウェアで入出力兼用端子の機能を出力端子
、バイアス手段付入力端子、バイアス手段なし入力端子
のいずれかに決定できるので、応用の自由度が増すと共
に多機能となるという効果がある。また、バイアス手段
を通じてむだな電勾消費の発生ずることを防止できると
いう効果がある。
端子のバイアス手段としてトランジスタを代用し、入出
力切換信号とバイアス選択信号との論理レベルに対応し
て入出力兼用端子に対するバイアス手段の接続を制御す
ることにより、マイクロコンピュータの入出力兼用端子
に利用した場３に、入出力切換信号とバイアス選択信号
とをそれぞれ特定命令の実行により発生ずるような構成
が可能になり、マイクロコ〉′ピユータの利用目的に合
せて、ソフトウェアで入出力兼用端子の機能を出力端子
、バイアス手段付入力端子、バイアス手段なし入力端子
のいずれかに決定できるので、応用の自由度が増すと共
に多機能となるという効果がある。また、バイアス手段
を通じてむだな電勾消費の発生ずることを防止できると
いう効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の入出力回路
の一例の回路図である。 １・・・出力回路、２・・・入力回路、３．３”・・・
バイアス回路、４・・・入出力兼用端子、５・・・入出
力ＦＪＪ換信号、６・・・データ信号、７・・・バイア
ス選択信号、８・・・読込クロック、９・・・インバー
タ、１０・・・ＮＡＮＤゲーＩ〜、１１・・・ＮＯＲゲ
ート、１４・・・ＮＡＮＤゲート、１４°・・・ＡＮＤ
ゲート、１５・・・インバータ、１６・・・フリップフ
ロ・ツブ、１７・・・Ａ Ｎ Ｉ）ゲ−ｌ−９
明の第２の実施例の回路図、第３図は従来の入出力回路
の一例の回路図である。 １・・・出力回路、２・・・入力回路、３．３”・・・
バイアス回路、４・・・入出力兼用端子、５・・・入出
力ＦＪＪ換信号、６・・・データ信号、７・・・バイア
ス選択信号、８・・・読込クロック、９・・・インバー
タ、１０・・・ＮＡＮＤゲーＩ〜、１１・・・ＮＯＲゲ
ート、１４・・・ＮＡＮＤゲート、１４°・・・ＡＮＤ
ゲート、１５・・・インバータ、１６・・・フリップフ
ロ・ツブ、１７・・・Ａ Ｎ Ｉ）ゲ−ｌ−９
Claims (1)
- 第１の制御信号が第１の論理レベルのとき出力状態にな
り前記第１の制御信号が第２の論理レベルのとき浮動状
態となり出力端が入出力兼用端子に接続される出力回路
と、入力端が前記入出力兼用端子に接続される入力回路
と、前記第１の制御信号が前記第１の論理レベルのとき
電源端子と前記入出力兼用端子との間に接続されるバイ
アス用トランジスタを非導通状態とし前記第１の制御信
号が前記第２の論理レベルのとき第２の制御信号の論理
レベルに応じて前記バイアス用トランジスタを導通又は
非導通状態とするバイアス回路とを含むことを特徴とす
る入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266415A JPS62125712A (ja) | 1985-11-26 | 1985-11-26 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266415A JPS62125712A (ja) | 1985-11-26 | 1985-11-26 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125712A true JPS62125712A (ja) | 1987-06-08 |
Family
ID=17430612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266415A Pending JPS62125712A (ja) | 1985-11-26 | 1985-11-26 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125712A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308787A (ja) * | 1987-06-10 | 1988-12-16 | Sony Corp | メモリ装置 |
| JPS6468018A (en) * | 1987-09-08 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Output circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172429A (en) * | 1981-04-16 | 1982-10-23 | Toshiba Corp | Integrated circuit device |
| JPS6048616A (ja) * | 1983-08-29 | 1985-03-16 | Nec Corp | 論理回路 |
-
1985
- 1985-11-26 JP JP60266415A patent/JPS62125712A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57172429A (en) * | 1981-04-16 | 1982-10-23 | Toshiba Corp | Integrated circuit device |
| JPS6048616A (ja) * | 1983-08-29 | 1985-03-16 | Nec Corp | 論理回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308787A (ja) * | 1987-06-10 | 1988-12-16 | Sony Corp | メモリ装置 |
| JPS6468018A (en) * | 1987-09-08 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Output circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910001327B1 (ko) | Cmos 입 출력회로 | |
| US4697107A (en) | Four-state I/O control circuit | |
| US4728822A (en) | Data processing system with improved output function | |
| JPS6023432B2 (ja) | Ｍｏｓメモリ | |
| EP0341740B1 (en) | Complementary output circuit for logic circuit | |
| JPS61283092A (ja) | リセツトあるいはセツト付記憶回路を有した半導体集積回路 | |
| JPS6226604B2 (ja) | ||
| JPS5941609B2 (ja) | 相補ｍｏｓ回路装置 | |
| JPS62125712A (ja) | 入出力回路 | |
| JPH05102312A (ja) | 半導体集積回路 | |
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| EP0302764B1 (en) | Circuit for comparing magnitudes of binary signals | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPS63204757A (ja) | Ｃｍｏｓ型ｉｃの出力バツフア回路 | |
| JPH0446014B2 (ja) | ||
| JPH0777343B2 (ja) | 出力バッファ回路 | |
| JPS61269544A (ja) | バスタ−ミネ−タ | |
| JPS61274511A (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JP2680922B2 (ja) | Ｃｍｏｓ論理回路 | |
| JPH0428176B2 (ja) | ||
| JPH03130837A (ja) | マイクロコンピュータ | |
| JPS6037922B2 (ja) | 入出力回路 | |
| JPH036664B2 (ja) | ||
| JPH03107213A (ja) | 入力回路 |