KR910001327B1 - Cmos 입 출력회로 - Google Patents

Cmos 입 출력회로 Download PDF

Info

Publication number
KR910001327B1
KR910001327B1 KR1019850003675A KR850003675A KR910001327B1 KR 910001327 B1 KR910001327 B1 KR 910001327B1 KR 1019850003675 A KR1019850003675 A KR 1019850003675A KR 850003675 A KR850003675 A KR 850003675A KR 910001327 B1 KR910001327 B1 KR 910001327B1
Authority
KR
South Korea
Prior art keywords
input
output
circuit
cmos
signal
Prior art date
Application number
KR1019850003675A
Other languages
English (en)
Other versions
KR850008017A (ko
Inventor
히로시 요꼬우찌
가즈히꼬 미야자끼
Original Assignee
오끼뎅끼 고오교요 가부시끼가이샤
하시모도 나미오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=14485697&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR910001327(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 오끼뎅끼 고오교요 가부시끼가이샤, 하시모도 나미오 filed Critical 오끼뎅끼 고오교요 가부시끼가이샤
Publication of KR850008017A publication Critical patent/KR850008017A/ko
Application granted granted Critical
Publication of KR910001327B1 publication Critical patent/KR910001327B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/026—Shaping pulses by amplifying with a bidirectional operation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Microcomputers (AREA)

Abstract

내용 없음.

Description

CMOS 입 출력회로
제1도는 본 발명에 의한 CMOS 입 출력회로의 일실시예.
제2도는 본 발명에 의한 복수의 CMOS 입 출력회로의 블록도.
제3도는 본 발명에 의한 CMOS 입 출력회로의 데이터 출력 모우드를 표시한 타이밍도.
제4도는 본 발명에 의한 CMOS 입 출력회로의 데이터 입력 모우드를 표시한 타이밍도.
제5도는 본 발명에 의한 CMOS 입 출력회로의 파워 다운 모우드를 표시한 타이밍도.
제6도는 제1도에 표시된 입력 버퍼회로의 일실시예를 표시한 도면.
제7도는 제1도에 표시된 입력 제어회로의 일실시예를 표시한 도면.
제8도는 히스테리스 특성을 가진 입력 제어회로를 표시한 도면.
* 도면의 주요부분에 대한 부호의 설명
102, 104, 106, 108 : CMOS 입출력회로 200 : 일시 기억회로
206 : 입력버퍼 208: 입력 제어회로
본 발명은 CMOS 입 출력회로 특히 마이크로 프로세서(micro processors)에 적합한 CMOS 입 출력회로에 관한 것이다. 근래에 와서 소비전력이 적은 CMOS형 IC 마이크로 프로세서 및 마이크로 컴퓨터(micro computer)의 용도가 증가되고 있는 것이다. 이들 IC장치는 I/O 포오트(port) 핀 단자와 내부 데이터 버스(data bus)간에 쌍방향으로 정보를 전달시키는 복수의 COMS형 입 출력회로를 수장하고 있다. CMOS 입 출력회로는 일반적으로 I/O 포오트 핀 단자에 접속된 CMOS 출력버퍼와 I/O 핀 단자의 신호를 입력하고 잡음 마아진(margin)을 크게하는 CMOS 입력버퍼(buffer)와, 이 CMOS 입력버퍼의 출력회로를 수장하고 있다.
종래의 CMOS 출력버퍼를 포함하는 입 출력회로는 예를 들면 인텔(INTEL)사 발행「마이크로 콘트롤러 핸드북」 1983년판 10-1 및 10-2페이지에 기재된 바 있다. 그러나 이와같은 종래의 입 출력회로는 I/O 포오트를 프로오팅(floating) 상태로 할 수 없었다.
따라서 입 출력회로는 I/O 포오트에 접속되는 외부회로의 논리상태와 I/O 포오트의 출력논리레벨을 일치시킨 후에 파워 다운 모우드(power down mode)에 넣을 필요가 있다.
이 CMOS 입 출력회로는 프로세서의 처리기능을 정지시켜 소비전력을 감소시키어 대기하는 파워 다운 모우드시에 CMOS 출력버퍼를 프로오팅 상태로 하여 I/O 포오트 핀 단자와 내부 데이터 버스간을 전기적으로 분리하여 외부 회로의 영향을 제거하는 기능을 갖게하는 것이 요청된다. 이러한 경우에 I/O 포오트 핀 단자가 개방 상태(고 입력 인피던스)가 되면 전위가 프로오팅 상태가 되어 CMOS 입력버퍼를 구성하는 P 및 N 챤넬 MOS 트랜지스터 가동시에 도통상태로 되고, 파워 다운 모우드에 있어서도 전력을 소비하게 된다.
I/O 포오트 핀 단자에 외부의 풀업(pull-up) 또는 풀 다운(pull-down) 저항을 접속하여 CMOS 입력버퍼의 입력 게이트의 전위를 H 또는 L레벨에 고정하면 I/O 포오트 핀 단자에 프로오팅 상태를 방지할 수는 있지만, 이러한 외부저항에 의한 전력소비가 발생한다. 또한 외부저항 부품을 위한 부착장소가 필요하게 되며, 사용자에 의하여서는 CMOS 입 출력회로를 포함하는 CMOS IC 장치의 조작상 불편이 수반되었다.
본 발명의 목적은 파워다운시에 확실하게 낮은 소비전력으로 동작이 가능한 CMOS 입 출력회로를 제공하고자 하는 것이다.
본 발명의 다른 목적은 I/O 포오트의 프로오팅 상태를 방지하는 외부의 풀 업 또는 풀 다운 저항을 필요로 하지 않는 CMOS 입 출력회로를 제공하는 것이다.
본 발명의 CMOS 입 출력회로는 CMOS 출력 버퍼회로를 포함하고, 데이터 버스와 I/O 포오트 단자간에 신호를 쌍방향으로 전달하는 CMOS 입 출력회로에 있어서 CMOS 버퍼회로가 프로오팅 상태가 되었을 때 제어신호에 의한 I/O 포오트 정보에 관계없이 "L" 또는 "H"레벨로 고정된 출력신호를 출력하는 입력 제어회로를 가지는 것을 특징으로 하는 것이다.
본 발명의 실시예를 제2도에 따라 설명한다. 제2도는 예를 든다면 마이크로 프로세서내의 데이터 버스에 결합된 본 발명에 의한 복수의 CMOS 입 출력회로를 도시한 것이다.
제1도에 있어서, CMOS 입 출력회로(102)(104)(106)(108)의 일측 입 출력부는 내부 데이터 버스(100)의 각 비트선에 접속되고 타측의 입 출력부는 I/O 포오트 1~4에 접속되었다. I/O 입 출력회로에 있어서 기입신호 W가 입력되면 데이터 버스(100)의 내용이 I/O 포오트에 출력되어 판독신호 R가 입력되면 I/O 포오트의 내용이 데이터 버스(100)에 입력된다. 또한 마이크로 프로세서의 파워 다운 모우드시에 제어신호 C가 입력되면 I/O 포오트를 프로오팅 상태로 함과 동시에 내부 제어회로의 출력레벨을 "L" 또는 "H"레벨로 고정하여 I/O 포오트의 전위레벨이 변동되어도 내부 제어회로가 온ㆍ오프 동작되지 않게 하며, 파워 다운시에 있어서도 CMOS 입 출력회로의 저 소비 전력화를 실현시키는 것이다.
제1도는 본 발명의 CMOS 입 출력회로의 바람직한 실시예이다. 제1도에 있어서 입 출력회로(102)는 기입신호 W가 입력되면 데이터 버스의 비트라인 B3의 신호를 일시적으로 기억하고 출력하는 래치(latch)회로(200)와 P 및 N MOS 트랜지스터로 구성되고 I/O 포오트(1)에 접속된 출력부가 있는 CMOS 출력버퍼(202)와 래치회로(200)의 출력신호를 출력버퍼(202)에 전달하고, 제어신호 C가 입력되면 출력버퍼(202)의 P 및 N MOS 트랜지스터를 비 도통 상태로 하는 출력 제어회로(204)와 판독신호(R)가 입력되면 I/O 포오트(1)의 신호를 비트라인(B3)에 전달하는 입력 버퍼회로(206)와 I/O 포오트(1)의 신호를 게이트회로(206)에 전달하고 전술한 제어신호 C가 입력되면 I/O 포오트(1)와 게이트회로(206)간을 차단하는 입력 버퍼회로(208)로 구성되어 있다. 래치회로(200)는 예를 들면 CMOS 회로에 의하여 구성된 데이터 타입 플립플롭회로이다. 출력 제어회로(204)는 예를 들면 CMOS 인버터(210), CMOS OR 논리회로(212), CMOS NOR 논리회로(214)로 구성된다. 입력 버퍼회로(206)는 예를 들면 제6도와 같은 직렬 접속된 n MOS 트랜지스터로 구성된다. 입력 제어회로(208)는 예를 들면 NOR 논리회로(218)이고, 제7도와 같은 CMOS 회로로 구성된다.
다음은 제3도, 제4도, 제5도의 타이밍도를 참조하여 본 발명의 CMOS 입 출력회로의 동작을 설명하다.
(1) 데이터 출력 모우드
제3도를 참조하여 데이터 버스(100)의 비트라인(B3)의 데이터를 I/O 포오트(1)에 전달하는 데이터 출력모우드를 설명한다. 스테이트(state) (S1)기간에 있어서, 예를 들면 비트라인(B3), 기입신호나 판독신호(R), 제어신호(C), I/O 포오트(1)는 전부"L"레벨상태인 것으로 가정한다.
우선 스테이트(S2)기간에 비트라인(B3)이 "H"레벨이 된다. 다음에 이 비트라인(B3)의 "H"레벨신호를 포오트(1)에 출력하기 위하여 래치회로(200)에 기입신호(W)가 입력되면, 래치회로(200)는 비트라인(B3)의 "H"레벨신호를 유지하고, 출력 제어회로(204)에 출력한다. 이와 동시에 제어신호(C)는 "L"레벨대로 이기 때문에 그 출력 제어회로(204)는 출력버퍼(202)의 P 및 N MOS 트랜지스터 "L"레벨신호를 출력한다. 따라서, 출력버퍼(202)의 출력은 "H"레벨신호가 되므로 비트라인(B3)의 "H"레벨신호가 I/O 포오트(3)에 전달되게 된다.
(2) 데이터 입력 모우드
제4도를 참조하여 I/O 포오트(1)의 데이터를 비트라인(B3)에 전달하는 데이터 입력 모우드를 설명한다.
우선 스테이트(S1)기간에 있어서 예를 들면 I/O 포오트(1), 기입신호(W), 판독신호(R), 제어신호(C)는 전부 "L"레벨상태이고, 데이터 버스의 비트라인(B3) 및 입력버퍼(206)의 신호는 "H"레벨상태로 되어 있는 것으로 가정한다. 이 경우 제어신호(C)가 "L"레벨이므로 입력 제어회로(208)는 I/O 포오트(1)에 인가되어 있는 "L"레벨 반전신호 "H"레벨신호를 출력한다.
다음에 스테이트(S2)기간에 "H"레벨의 판독신호(R)가 입력되면, 판독신호(R)의 출력기간중 입력버퍼(206)는 "L"레벨의 신호를 비트라인(B3)에 출력한다. 이 비트라인의 "L"레벨신호는 예를 들면 마이크로프로세서내의 메모리에 축적된다. 다음에 스테이트(S3)기간에 있어서 판독신호(R)가 재차 "L"레벨이 되면 비트라인(B3)은 "H"레벨상태가 된다.
(3)파워 다운 모우드
다음에 파워 다운 모우드에 있어 CMOS 입 출력회로(102)의 동작을 제5도를 참조하여 설명한다. 우선 스테이트(S1)기간에 있어서 기입신호(W), 판독신호(R), 제어신호(C)는 전부"L"레벨상태이고, 비트라인(B3)의 신호는 "H"레벨 상태이고, I/O 포오트(1)의 신호는 "H" 또는 "L"레벨상태로 되어 있는 것으로 가정한다. 다음에 스테이트(S2)기간에 파워 다운 모우드가 되면, 예를 들면 마이크로 프로세서 또는 마이크로 컴퓨터내부의 레지스터(도시생략)에서 "H"레벨의 제어신호(C)가 출력 제어회로(204) 및 입력 제어회로(208)에 입력된다.
이와 같이 되어 있어서 래치회로(200)의 출력 신호상태에 있음에도 불구하고, 출력 제어회로(204)의 OR회로(212) 및 (214) NOR 회로는 각기 "H" 및 "L"레벨 신호를 출력버퍼(202)의 P 및 N MOS 트랜지스터의 게이트에 출력한다. 따라서 출력버퍼(202)의 P 및 N MOS 트랜지스터는 함께 비 도통상태가 되기 때문에 I/O 포오트(1)는 프로오팅 상태가 된다. 한편 입력 제어회로(208)의 출력신호는 H레벨의 제어신호(C)에 의하여 I/O 포오트(1)의 출력상태에도 불구하고 강제적으로"L"레벨이 된다. 이 경우 입력제어(208)로 하여 예를 들면 제6도에 도시한 바와 같이 CMOS NOR 회로를 사용하면 부하를 구성하는 직렬 접속된 복수의 PMOS 트랜지스터의 일측이 필히 비 도통상태로 고정되므로서 I/O 포오트(1)의 전위레벨이 변동되어도 입력 제어회로(208)의 전원단자(VDD)와 접지 간이 도통하는 것이 방지된다.
본 발명의 실시예에 있어서 입력 제어회로(208)에 제8도에 도시된 바와 같이 히스테리시스 특성이 있는 CMOS NOR 회로를 사용하면 높은 잡음 마아진을 얻게 되므로 통상 동작시의 I/O 포오트의 전위레벨의 변동에 대하여 보다 안정된 특성을 얻을 수 있는 것이다.
또한 입력제어회로(208)에 CMOS OR 회로를 사용하여 파워다운할 때 "H"레벨에 고정하는 것도 가능한 것이다. 이 경우 입력버퍼(206)의 입력부는 인버터 기능이 필요 없게 된다.
상술한 바와 같이 본 발명에 의한 CMOS 입 출력회로는 파워 다운 모우드에 있어서 I/O 포오트가 프로오팅 상태이고 그 전위 레벨이 변동되어도 전원전위에서 접지전위에 관통전류가 흐르는 회로성분이 없으므로 저 소비전력화가 가능하게 되는 것이다.
더욱이 종래의 회로에서와 같이 I/O 포오트에 외부의 풀 업 저항 또는 풀 다운 저항을 접속시키지 않고 CMOS 입 출력회로를 파워 다운 모우드로 할 수 있으므로 시스템을 구성할 경우의 구성소자의 수의 삭제 및 공간 점유율의 향상이 가능하게 되는 것이다.
본 발명의 CMOS 입 출력회로는 CMOS 마이크로 프로세서 및 CMOS 마이크로 컴퓨터의 입 출력회로로서 특히 유용 적절한 것이다.

Claims (3)

  1. 데이터 버스의 정보를 일시 기억하는 회로(200)와, 신호 입력부와, I/O 포오트에 접속된 신호 출력부를 보유하고, 전기 데이터 버스의 정보를 전기 I/O 포오트에 출력하는 CMOS 출력버퍼(202)와, 전기 기억회로의 출력부와 전기 CMOS 출력버퍼(202)의 출력부 간에 접속되고 제어신호가 입력되면 전기 CMOS 출력버퍼(202)를 프로오팅 상태로 하는 출력 제어회로(204)와, 신호 입력부와, 전기 데이터 버스에 접속된 신호 출력부를 보유하고, 선택적으로 전기 I/O 포오트의 정보를 전기 데이터 버스에 전달하는 입력 버퍼회로(200)와, 전기 I/O 포오트와 전기신호 전송회로의 신호 입력부 간에 접속되고, 전기 제어신호가 입력되면 전기 I/O 포오트의 정보에 관계없이 "L" 또는 "H"레벨에 고정된 신호를 출력하는 입력 제어회로(208)를 보유함을 특징으로 하는 CMOS 입 출력회로.
  2. 제1항에 있어서, 전기 입력 제어회로(208)가 CMOS 구성으로 되는 것을 특징으로 하는 CMOS 입출력회로.
  3. 제2항에 있어서, 전기 입력 제어회로(208)가 NOR 논리회로인 것을 특징으로 하는 CMOS 입 출력회로.
KR1019850003675A 1984-05-30 1985-05-28 Cmos 입 출력회로 KR910001327B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP59-108475 1984-05-30
JP59108475A JPS60252979A (ja) 1984-05-30 1984-05-30 Ｃｍｏｓ入出力回路

Publications (2)

Publication Number Publication Date
KR850008017A KR850008017A (ko) 1985-12-11
KR910001327B1 true KR910001327B1 (ko) 1991-03-04

Family

ID=14485697

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850003675A KR910001327B1 (ko) 1984-05-30 1985-05-28 Cmos 입 출력회로

Country Status (5)

Country Link
US (1) US4680491A (ko)
EP (1) EP0163305B1 (ko)
JP (1) JPS60252979A (ko)
KR (1) KR910001327B1 (ko)
DE (1) DE3583537D1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61208251A (ja) * 1985-03-12 1986-09-16 Matsushita Electronics Corp 集積回路装置
JPS62197856A (ja) * 1986-02-25 1987-09-01 Matsushita Electric Ind Co Ltd マイクロコンピユ−タ
FR2609831B1 (fr) * 1987-01-16 1989-03-31 Thomson Semiconducteurs Circuit de lecture pour memoire
US4804864A (en) * 1987-03-09 1989-02-14 Rockwell International Corporation Multiphase CMOS toggle flip-flop
US4829515A (en) * 1987-05-01 1989-05-09 Digital Equipment Corporation High performance low pin count bus interface
US4774422A (en) * 1987-05-01 1988-09-27 Digital Equipment Corporation High speed low pin count bus interface
JPH01100656A (ja) * 1987-10-13 1989-04-18 Nec Corp マイクロコンピュータの出力回路
US4835418A (en) * 1987-11-17 1989-05-30 Xilinx, Inc. Three-state bidirectional buffer
US4908796A (en) * 1988-05-24 1990-03-13 Dallas Semiconductor Corporation Registered outputs for a memory device
US4987319A (en) * 1988-09-08 1991-01-22 Kawasaki Steel Corporation Programmable input/output circuit and programmable logic device
US4982115A (en) * 1989-02-02 1991-01-01 Rockwell International Corporation Digital signal direction detection circuit
JPH0821846B2 (ja) * 1989-02-03 1996-03-04 日本電気株式会社 ワイアード信号ドライブ回路
EP0420203A3 (en) * 1989-09-29 1991-06-19 Siemens Aktiengesellschaft Circuit for controlling a bidirectional bus drive
US5030853A (en) * 1990-03-21 1991-07-09 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
US5105105A (en) * 1990-03-21 1992-04-14 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
US5043606A (en) * 1990-03-30 1991-08-27 Seagate Technology, Inc. Apparatus and method for programmably controlling the polarity of an I/O signal of a magnetic disk drive
JP2604276B2 (ja) * 1990-11-20 1997-04-30 三菱電機株式会社 半導体記憶装置
JPH05233840A (ja) * 1991-08-23 1993-09-10 Oki Electric Ind Co Ltd 半導体装置
DE69320417T3 (de) * 1992-06-12 2004-05-19 Texas Instruments Inc., Dallas Verfahren und Gerät zur Änderung der Taktfrequenz eines Prozessors
US5602496A (en) * 1992-06-17 1997-02-11 Advanced Micro Devices, Inc. Input buffer circuit including an input level translator with sleep function
US5424589A (en) * 1993-02-12 1995-06-13 The Board Of Trustees Of The Leland Stanford Junior University Electrically programmable inter-chip interconnect architecture
US5324996A (en) * 1993-02-16 1994-06-28 Ast Research, Inc. Floating fault tolerant input buffer circuit
US5373470A (en) * 1993-03-26 1994-12-13 United Memories, Inc. Method and circuit for configuring I/O devices
JP3406444B2 (ja) * 1995-01-10 2003-05-12 富士通株式会社 データ転送システムのバス制御装置
US5517135A (en) * 1995-07-26 1996-05-14 Xilinx, Inc. Bidirectional tristate buffer with default input
CA2192426C (en) * 1996-01-03 2000-08-01 Richard Ng Bidirectional voltage translator
FR2753586B1 (fr) * 1996-09-18 1998-11-20 Sgs Thomson Microelectronics Circuit tampon de sortie de signaux logiques
US6023174A (en) * 1997-07-11 2000-02-08 Vanguard International Semiconductor Corporation Adjustable, full CMOS input buffer for TTL, CMOS, or low swing input protocols
JPH11175502A (ja) * 1997-12-08 1999-07-02 Mitsubishi Electric Corp 半導体装置
DE19855372A1 (de) * 1998-12-01 2000-06-08 Bosch Gmbh Robert Vorrichtung zur bidirektionalen Signalübertragung
JP2000183719A (ja) * 1998-12-11 2000-06-30 Nec Corp 入力回路、出力回路及び入出力回路、並びに該入出力回路を備えた信号伝送システム
KR100465599B1 (ko) 2001-12-07 2005-01-13 주식회사 하이닉스반도체 데이타 출력 버퍼
US7230450B2 (en) * 2004-05-18 2007-06-12 Intel Corporation Programming semiconductor dies for pin map compatibility
US7577029B2 (en) 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
US7795914B2 (en) * 2007-11-02 2010-09-14 International Business Machines Corporation Circuit design methodology to reduce leakage power
US10322309B2 (en) 2014-09-19 2019-06-18 Doree Feldman Weighted garment

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063225A (en) * 1976-03-08 1977-12-13 Rca Corporation Memory cell and array
JPS6041364B2 (ja) * 1980-08-29 1985-09-17 富士通株式会社 出力バッファ回路
JPH11774A (ja) * 1997-06-10 1999-01-06 Ishikawajima Harima Heavy Ind Co Ltd レーザ・ウォータジェット複合切断方法及び装置

Also Published As

Publication number Publication date
KR850008017A (ko) 1985-12-11
EP0163305B1 (en) 1991-07-24
JPH0142013B2 (ko) 1989-09-08
EP0163305A3 (en) 1988-05-18
DE3583537D1 (de) 1991-08-29
US4680491A (en) 1987-07-14
JPS60252979A (ja) 1985-12-13
EP0163305A2 (en) 1985-12-04

Similar Documents

Publication Publication Date Title
KR910001327B1 (ko) Cmos 입 출력회로
EP0072686B1 (en) A buffer circuit including inverter circuitry
EP0141681B1 (en) Test input multiplexing circuit
US4697107A (en) Four-state I/O control circuit
CA1258498A (en) Cmos programmable logic array
US5059835A (en) Cmos circuit with programmable input threshold
US4777623A (en) Semiconductor memory device having initialization transistor
EP0341740B1 (en) Complementary output circuit for logic circuit
US4980851A (en) Reduced power pipelined static data transfer apparatus
EP0219846B1 (en) Latch circuit tolerant of undefined control signals
US4583092A (en) Sweep circuit of key matrix
JPS6226604B2 (ko)
US5051610A (en) SR latch circuit
US5982198A (en) Free inverter circuit
KR0170001B1 (ko) 레지스터 회로
EP0302764B1 (en) Circuit for comparing magnitudes of binary signals
US6150844A (en) High voltage tolerance output stage
JP2563570B2 (ja) セット・リセット式フリップフロップ回路
JPH08233914A (ja) マイクロコントローラのテスト回路
JPH05233840A (ja) 半導体装置
SU725235A1 (ru) Элемент с трем состо ни ми
KR880003607Y1 (ko) 직렬 및 병렬 제어 겸용 멀티플렉서 입력회로
JPS63103512A (ja) フリツプフロツプ回路
JP2712432B2 (ja) 多数決論理回路
SU1566410A1 (ru) Устройство считывани дл программируемой логической матрицы

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050225

Year of fee payment: 15

EXPY Expiration of term