JP2000183719A - 入力回路、出力回路及び入出力回路、並びに該入出力回路を備えた信号伝送システム - Google Patents
入力回路、出力回路及び入出力回路、並びに該入出力回路を備えた信号伝送システムInfo
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Abstract
(57)【要約】
【課題】 入力回路及び出力回路の節電を図り、入力回
路から期待値の信号を発生させるようにすることにあ
る。 【解決手段】 出力回路１２Ａの出力端を高インピーダ
ンス状態にする制御信号を出力回路１２Ａ及び入力回路
１４Ａに供給したとき、入力回路１２Ａへの給電を生じ
させてこれを動作させると同時に、出力回路１２Ａへの
給電停止を生じさせ、また、上記制御信号が出力回路１
２Ａ及び入力回路１４Ａに供給されないとき、出力回路
１２Ａへの給電を生じさせてこれを動作させると同時
に、入力回路１２Ａへの給電停止を生じさせる。また、
出力回路１２Ａの前記制御信号に基づいた期待値の信号
をオア回路４５から発生させる。
路から期待値の信号を発生させるようにすることにあ
る。 【解決手段】 出力回路１２Ａの出力端を高インピーダ
ンス状態にする制御信号を出力回路１２Ａ及び入力回路
１４Ａに供給したとき、入力回路１２Ａへの給電を生じ
させてこれを動作させると同時に、出力回路１２Ａへの
給電停止を生じさせ、また、上記制御信号が出力回路１
２Ａ及び入力回路１４Ａに供給されないとき、出力回路
１２Ａへの給電を生じさせてこれを動作させると同時
に、入力回路１２Ａへの給電停止を生じさせる。また、
出力回路１２Ａの前記制御信号に基づいた期待値の信号
をオア回路４５から発生させる。
Description
【０００１】
【発明の属する技術分野】この発明は、入力回路、出力
回路、及び入出力回路、並びに該入出力回路を備えた信
号伝送システムに関する。
回路、及び入出力回路、並びに該入出力回路を備えた信
号伝送システムに関する。
【０００２】
【従来の技術】通信伝送装置、コンピュータ等で論理信
号を複数の集積回路相互間で小振幅の伝送信号を２本の
バスラインなどの伝送路を経て伝送するのには、単相伝
送方式と、差動伝送方式とがある。その単相伝送方式
は、信号伝送に利用する１つの小振幅信号が、２本のバ
スラインを経て伝送される方式であるのに対して、差動
伝送方式は、単相伝送方式の転送信号と同等の小振幅信
号を２本のバスラインのうちの一方のラインを経て伝送
されると同時に、前記小振幅信号の位相のみが反転した
信号が２本のバスラインのうちの他方のラインを経て伝
送される方式である。以下の説明においては、差動伝送
方式について述べる。差動伝送方式により、複数の集積
回路相互間で２本のバスラインなどの伝送路を経て上記
２つの信号で論理信号を伝送する場合に、これらの伝送
路に論理信号を送出する出力回路を用いている。この出
力回路によって論理信号を伝送する場合、伝送される論
理信号（伝送信号ともいう。）は、２本の伝送路の一方
が高レベルの電圧で、他方が低レベルの電圧であると
き、論理値の１又は０を表し、２本の伝送路の一方が低
レベルの電圧で、他方が高レベルの電圧であるとき、論
理値の０又は１を表す。この論理値の１又は０を出力回
路が出力しているとき、出力回路は、１状態又は０状態
を出力していると呼ばれる。このような２つの出力状態
における高レベル及び低レベル間の電圧振幅は、従来、
集積回路に供給されている電源電圧に近い値の振幅を持
つものが殆どであった。しかし、近年においては、信号
振幅を極端に小振幅化して伝送する場合が多くなって来
ている。例えば、従来の伝送信号としてＣＭＯＳインタ
フェースを例に挙げると、その信号振幅は、供給電源電
圧にほぼ等しい、約５ボルトあるいは約３ボルトという
値が一般的であった。これに対し近年の小振幅による信
号の伝送の例として、ＬＶＤＳ（Ｌow Ｖoltage Ｄiffr
ential Ｓignaling ）インタフェース出力回路を挙げる
と、その信号振幅は、約０．３ボルトという極めて小さ
い値になっている。
号を複数の集積回路相互間で小振幅の伝送信号を２本の
バスラインなどの伝送路を経て伝送するのには、単相伝
送方式と、差動伝送方式とがある。その単相伝送方式
は、信号伝送に利用する１つの小振幅信号が、２本のバ
スラインを経て伝送される方式であるのに対して、差動
伝送方式は、単相伝送方式の転送信号と同等の小振幅信
号を２本のバスラインのうちの一方のラインを経て伝送
されると同時に、前記小振幅信号の位相のみが反転した
信号が２本のバスラインのうちの他方のラインを経て伝
送される方式である。以下の説明においては、差動伝送
方式について述べる。差動伝送方式により、複数の集積
回路相互間で２本のバスラインなどの伝送路を経て上記
２つの信号で論理信号を伝送する場合に、これらの伝送
路に論理信号を送出する出力回路を用いている。この出
力回路によって論理信号を伝送する場合、伝送される論
理信号（伝送信号ともいう。）は、２本の伝送路の一方
が高レベルの電圧で、他方が低レベルの電圧であると
き、論理値の１又は０を表し、２本の伝送路の一方が低
レベルの電圧で、他方が高レベルの電圧であるとき、論
理値の０又は１を表す。この論理値の１又は０を出力回
路が出力しているとき、出力回路は、１状態又は０状態
を出力していると呼ばれる。このような２つの出力状態
における高レベル及び低レベル間の電圧振幅は、従来、
集積回路に供給されている電源電圧に近い値の振幅を持
つものが殆どであった。しかし、近年においては、信号
振幅を極端に小振幅化して伝送する場合が多くなって来
ている。例えば、従来の伝送信号としてＣＭＯＳインタ
フェースを例に挙げると、その信号振幅は、供給電源電
圧にほぼ等しい、約５ボルトあるいは約３ボルトという
値が一般的であった。これに対し近年の小振幅による信
号の伝送の例として、ＬＶＤＳ（Ｌow Ｖoltage Ｄiffr
ential Ｓignaling ）インタフェース出力回路を挙げる
と、その信号振幅は、約０．３ボルトという極めて小さ
い値になっている。
【０００３】このように、信号振幅を小振幅化する理由
は、伝送速度の高速化、低消費電力化、信号伝送時に発
生するノイズの低下などに対し非常に大きな効果をもた
らすことが明らかになっているためである。したがっ
て、高速化或るいは低消費電力化を基本思想とする集積
回路には上記効果を得るために、低振幅信号の送出に低
振幅インタフェース出力回路を用いる要請が生じる。こ
のような要請に応え得る低振幅インタフェース出力回路
では、高速化、低電力化、及び低ノイズ化の達成ため
に、その出力振幅に、電源電圧以下の小さな信号振幅を
使用するのが一般的である。その低振幅インタフェース
出力回路としては、上述のＬＶＤＳのほか、ＧＴＬ（Gu
nning Transceiver Logic）、ＣＴＴ（Center Tapped T
ermination）、ＰＥＣＬ（Pseudo Emitter Coupled Log
ic）が知られている。これらの低振幅インタフェースの
うちのＰＥＣＬを例に挙げると、電源電圧は約３ボルト
又は約５ボルトを有するが、取り扱う信号の振幅は、約
０．６ボルトである。このような小振幅信号を転送する
ための手段は、終端電圧源と終端抵抗を利用している。
は、伝送速度の高速化、低消費電力化、信号伝送時に発
生するノイズの低下などに対し非常に大きな効果をもた
らすことが明らかになっているためである。したがっ
て、高速化或るいは低消費電力化を基本思想とする集積
回路には上記効果を得るために、低振幅信号の送出に低
振幅インタフェース出力回路を用いる要請が生じる。こ
のような要請に応え得る低振幅インタフェース出力回路
では、高速化、低電力化、及び低ノイズ化の達成ため
に、その出力振幅に、電源電圧以下の小さな信号振幅を
使用するのが一般的である。その低振幅インタフェース
出力回路としては、上述のＬＶＤＳのほか、ＧＴＬ（Gu
nning Transceiver Logic）、ＣＴＴ（Center Tapped T
ermination）、ＰＥＣＬ（Pseudo Emitter Coupled Log
ic）が知られている。これらの低振幅インタフェースの
うちのＰＥＣＬを例に挙げると、電源電圧は約３ボルト
又は約５ボルトを有するが、取り扱う信号の振幅は、約
０．６ボルトである。このような小振幅信号を転送する
ための手段は、終端電圧源と終端抵抗を利用している。
【０００４】この構成の低振幅インタフェース回路の例
を図４に示す。この低振幅インタフェース回路は、半導
体集積回路を用いた信号伝送システムにおいて用いられ
る。この信号伝送システムにおいて用いられる低振幅イ
ンタフェース回路は、図４に示すように、そのバスライ
ン２、及び複数の半導体集積回路ＩＣ１、ＩＣ２、ＩＣ
３等の入出力回路４１ 、４２ 、４３ 、４４ 間に構成
されている。バスライン２は、２本のラインＬ１，Ｌ２
から構成され、終端抵抗ＲＬ１，ＲＬ２を経て終端電源
ＶＳに接続されている。終端電源ＶＳの終端電圧はＶ
ＴＴである。入出力回路４１ は、出力回路４１ Ｏ及び
入力回路４１ Ｉを有して構成され、出力回路４１ Ｏ
は、ＣＭＯＳ内部回路５１ からイネーブル信号ＥＮが
供給される。イネーブル信号ＥＮが供給されているとき
には、出力回路４１ Ｏは、動作状態（イネーブル状
態）に設定され、イネーブル信号が供給されないときに
は、出力回路４１ Ｏは、非動作状態（ディスエイブル
状態）に設定されると同時に、その出力は高インピーダ
ンス状態になる。また、図４中の参照文字ＩＮは、ＣＭ
ＯＳ内部回路５１ から出力回路４１ Ｏへの入力信号を
表し、参照文字ＯＵＴは、入力回路４１ ＩからＣＭＯ
Ｓ内部回路５１ への出力信号を表す。ＩＯ１１，ＩＯ
１２は、入出力回路４１ の出力端の各々を表し、出力
端ＩＯ１１，ＩＯ１２は、バスライン２の２本のライン
Ｌ１，Ｌ２に接続されている。入出力回路４２ 、４
３ 、４４ も、入出力回路４１ と同様の構成であるの
で、それぞれの出力回路及び入力回路、並びにＣＭＯＳ
内部回路の参照番号の中に２、３、４の添え字を付して
その説明を省略する。これらの入出力回路４１ 、４
２ 、４３ 、４４ として知られている回路例を図５に
示す。図５に示す入出力回路１０は、出力回路１２及び
入力回路１４から構成されている。入出力回路１０は、
例えば、入出力回路４１ である。出力回路１２は、入
力信号を入力する入力信号供給回路１６（図６）と、基
準電圧源１８と、差動増幅段２０と、出力信号の伝送及
び停止を切り換えるイネーブル／ディスエイブル切り替
え回路２２（図７）と、差動増幅段２４と、出力段２６
とから構成されている。入力回路１４は、差動増幅段４
２、出力段４４、及びバッファＢ１から構成されてい
る。入力信号供給回路１６は、図６に示すように、入力
端２８に接続されたバッファ３０と、インバータ３２と
から構成されている。差動増幅段２０は、Ｎチャンネル
ＭＯＳＦＥＴ Ｎ１，Ｎ２，Ｎ３、及び抵抗Ｒ１、Ｒ２
を有して構成されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ１のドレインは、抵抗Ｒ１を経て電圧源ＶＤＤに接続
され、そのソースはＮチャンネルＭＯＳＦＥＴ Ｎ３の
ドレインに接続されている。また、ＮチャンネルＭＯＳ
ＦＥＴＮ２のドレインは抵抗Ｒ２を経て電圧源ＶＤＤに
接続され、そのソースは、ＮチャンネルＭＯＳＦＥＴ
Ｎ３のドレインに接続されている。そして、Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ３のソースを大地電位に接続されて
いる。ＮチャンネルＭＯＳＦＥＴ Ｎ１のゲートは、入
力信号供給回路１６の信号端３６に接続されている。Ｎ
チャンネルＭＯＳＦＥＴ Ｎ２のゲートは、入力信号供
給回路１６の出力端３４に接続されている。Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ３のゲートは、基準電圧源１８の出
力に接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ３
が電流源を構成している。抵抗Ｒ１及びＮチャンネルＭ
ＯＳＦＥＴ Ｎ１が、差動増幅段２０の一方の枝路を構
成し、抵抗Ｒ２及びＮチャンネルＭＯＳＦＥＴ Ｎ２
が、差動増幅段２０の他方の枝路を構成している。
を図４に示す。この低振幅インタフェース回路は、半導
体集積回路を用いた信号伝送システムにおいて用いられ
る。この信号伝送システムにおいて用いられる低振幅イ
ンタフェース回路は、図４に示すように、そのバスライ
ン２、及び複数の半導体集積回路ＩＣ１、ＩＣ２、ＩＣ
３等の入出力回路４１ 、４２ 、４３ 、４４ 間に構成
されている。バスライン２は、２本のラインＬ１，Ｌ２
から構成され、終端抵抗ＲＬ１，ＲＬ２を経て終端電源
ＶＳに接続されている。終端電源ＶＳの終端電圧はＶ
ＴＴである。入出力回路４１ は、出力回路４１ Ｏ及び
入力回路４１ Ｉを有して構成され、出力回路４１ Ｏ
は、ＣＭＯＳ内部回路５１ からイネーブル信号ＥＮが
供給される。イネーブル信号ＥＮが供給されているとき
には、出力回路４１ Ｏは、動作状態（イネーブル状
態）に設定され、イネーブル信号が供給されないときに
は、出力回路４１ Ｏは、非動作状態（ディスエイブル
状態）に設定されると同時に、その出力は高インピーダ
ンス状態になる。また、図４中の参照文字ＩＮは、ＣＭ
ＯＳ内部回路５１ から出力回路４１ Ｏへの入力信号を
表し、参照文字ＯＵＴは、入力回路４１ ＩからＣＭＯ
Ｓ内部回路５１ への出力信号を表す。ＩＯ１１，ＩＯ
１２は、入出力回路４１ の出力端の各々を表し、出力
端ＩＯ１１，ＩＯ１２は、バスライン２の２本のライン
Ｌ１，Ｌ２に接続されている。入出力回路４２ 、４
３ 、４４ も、入出力回路４１ と同様の構成であるの
で、それぞれの出力回路及び入力回路、並びにＣＭＯＳ
内部回路の参照番号の中に２、３、４の添え字を付して
その説明を省略する。これらの入出力回路４１ 、４
２ 、４３ 、４４ として知られている回路例を図５に
示す。図５に示す入出力回路１０は、出力回路１２及び
入力回路１４から構成されている。入出力回路１０は、
例えば、入出力回路４１ である。出力回路１２は、入
力信号を入力する入力信号供給回路１６（図６）と、基
準電圧源１８と、差動増幅段２０と、出力信号の伝送及
び停止を切り換えるイネーブル／ディスエイブル切り替
え回路２２（図７）と、差動増幅段２４と、出力段２６
とから構成されている。入力回路１４は、差動増幅段４
２、出力段４４、及びバッファＢ１から構成されてい
る。入力信号供給回路１６は、図６に示すように、入力
端２８に接続されたバッファ３０と、インバータ３２と
から構成されている。差動増幅段２０は、Ｎチャンネル
ＭＯＳＦＥＴ Ｎ１，Ｎ２，Ｎ３、及び抵抗Ｒ１、Ｒ２
を有して構成されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ１のドレインは、抵抗Ｒ１を経て電圧源ＶＤＤに接続
され、そのソースはＮチャンネルＭＯＳＦＥＴ Ｎ３の
ドレインに接続されている。また、ＮチャンネルＭＯＳ
ＦＥＴＮ２のドレインは抵抗Ｒ２を経て電圧源ＶＤＤに
接続され、そのソースは、ＮチャンネルＭＯＳＦＥＴ
Ｎ３のドレインに接続されている。そして、Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ３のソースを大地電位に接続されて
いる。ＮチャンネルＭＯＳＦＥＴ Ｎ１のゲートは、入
力信号供給回路１６の信号端３６に接続されている。Ｎ
チャンネルＭＯＳＦＥＴ Ｎ２のゲートは、入力信号供
給回路１６の出力端３４に接続されている。Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ３のゲートは、基準電圧源１８の出
力に接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ３
が電流源を構成している。抵抗Ｒ１及びＮチャンネルＭ
ＯＳＦＥＴ Ｎ１が、差動増幅段２０の一方の枝路を構
成し、抵抗Ｒ２及びＮチャンネルＭＯＳＦＥＴ Ｎ２
が、差動増幅段２０の他方の枝路を構成している。
【０００５】イネーブル／ディスエイブル切り替え回路
２２は、図７に示すように、入力を入力端３９に接続
し、出力を出力端４０に接続したインバータ３８で構成
されている。また、差動増幅段２４は、ＮチャンネルＭ
ＯＳＦＥＴ Ｎ４，Ｎ５，Ｎ６、及びＰチャンネルＭＯ
ＳＦＥＴ Ｐ１，Ｐ２、並びに抵抗Ｒ３，Ｒ４を有して
構成されている。ＰチャンネルＭＯＳＦＥＴ Ｐ１のソ
ースは、電圧源ＶＤＤに接続され、そのドレインは、抵
抗Ｒ３を介してＮチャンネルＭＯＳＦＥＴ Ｎ４のドレ
インに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ
４のソースはＮチャンネルＭＯＳＦＥＴ Ｎ６のドレイ
ンに接続されている。ＰチャンネルＭＯＳＦＥＴ Ｐ２
のソースは、電圧源ＶＤＤに接続され、そのドレイン
は、抵抗Ｒ４を介してＮチャンネルＭＯＳＦＥＴ Ｎ５
のドレインに接続されている。ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ５のソースはＮチャンネルＭＯＳＦＥＴ Ｎ６のド
レインに接続されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ６のソースは大地電位に接続されている。そして、Ｐ
チャンネルＭＯＳＦＥＴ Ｐ１のゲートとＰチャンネル
ＭＯＳＦＥＴ Ｐ２のゲートとはイネーブル／ディスエ
イブル切り替え回路２２の出力端４０に接続されてい
る。ＮチャンネルＭＯＳＦＥＴ Ｎ４のゲートは、差動
増幅段２０の出力端Ｏ１に接続されている。Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ５のゲートは、差動増幅段２０の出
力端Ｏ２に接続されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ６のゲートは、基準電圧源１８の出力端に接続されて
いる。ＮチャンネルＭＯＳＦＥＴ Ｎ６が電流源を構成
している。出力段２６は、ＮチャンネルＭＯＳＦＥＴ
Ｎ７、Ｎ８、Ｎ９、Ｎ１０を有して構成されている。Ｎ
チャンネルＭＯＳＦＥＴ Ｎ７のドレインは、電圧源Ｖ
Ｄ Ｄに接続され、そのソースは出力端２９（図４の、例
えばＩＯ１１）に接続されている。ＮチャンネルＭＯＳ
ＦＥＴ Ｎ７のゲートは、差動増幅段２４の出力端Ｏ３
に接続され、また、ＮチャンネルＭＯＳＦＥＴ Ｎ８の
ドレインに接続されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ８のソースは大地電位に接続されている。Ｎチャン
ネルＭＯＳＦＥＴ Ｎ９のドレインは、電圧源ＶＤＤに
接続され、そのソースは出力端２７（図４の、例えばＩ
Ｏ１２）に接続されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ９のゲートは、差動増幅段２４の出力端Ｏ４に接続
され、また、ＮチャンネルＭＯＳＦＥＴ Ｎ１０のドレ
インに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ
１０のソースは、大地電位に接続されている。
２２は、図７に示すように、入力を入力端３９に接続
し、出力を出力端４０に接続したインバータ３８で構成
されている。また、差動増幅段２４は、ＮチャンネルＭ
ＯＳＦＥＴ Ｎ４，Ｎ５，Ｎ６、及びＰチャンネルＭＯ
ＳＦＥＴ Ｐ１，Ｐ２、並びに抵抗Ｒ３，Ｒ４を有して
構成されている。ＰチャンネルＭＯＳＦＥＴ Ｐ１のソ
ースは、電圧源ＶＤＤに接続され、そのドレインは、抵
抗Ｒ３を介してＮチャンネルＭＯＳＦＥＴ Ｎ４のドレ
インに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ
４のソースはＮチャンネルＭＯＳＦＥＴ Ｎ６のドレイ
ンに接続されている。ＰチャンネルＭＯＳＦＥＴ Ｐ２
のソースは、電圧源ＶＤＤに接続され、そのドレイン
は、抵抗Ｒ４を介してＮチャンネルＭＯＳＦＥＴ Ｎ５
のドレインに接続されている。ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ５のソースはＮチャンネルＭＯＳＦＥＴ Ｎ６のド
レインに接続されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ６のソースは大地電位に接続されている。そして、Ｐ
チャンネルＭＯＳＦＥＴ Ｐ１のゲートとＰチャンネル
ＭＯＳＦＥＴ Ｐ２のゲートとはイネーブル／ディスエ
イブル切り替え回路２２の出力端４０に接続されてい
る。ＮチャンネルＭＯＳＦＥＴ Ｎ４のゲートは、差動
増幅段２０の出力端Ｏ１に接続されている。Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ５のゲートは、差動増幅段２０の出
力端Ｏ２に接続されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ６のゲートは、基準電圧源１８の出力端に接続されて
いる。ＮチャンネルＭＯＳＦＥＴ Ｎ６が電流源を構成
している。出力段２６は、ＮチャンネルＭＯＳＦＥＴ
Ｎ７、Ｎ８、Ｎ９、Ｎ１０を有して構成されている。Ｎ
チャンネルＭＯＳＦＥＴ Ｎ７のドレインは、電圧源Ｖ
Ｄ Ｄに接続され、そのソースは出力端２９（図４の、例
えばＩＯ１１）に接続されている。ＮチャンネルＭＯＳ
ＦＥＴ Ｎ７のゲートは、差動増幅段２４の出力端Ｏ３
に接続され、また、ＮチャンネルＭＯＳＦＥＴ Ｎ８の
ドレインに接続されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ８のソースは大地電位に接続されている。Ｎチャン
ネルＭＯＳＦＥＴ Ｎ９のドレインは、電圧源ＶＤＤに
接続され、そのソースは出力端２７（図４の、例えばＩ
Ｏ１２）に接続されている。ＮチャンネルＭＯＳＦＥＴ
Ｎ９のゲートは、差動増幅段２４の出力端Ｏ４に接続
され、また、ＮチャンネルＭＯＳＦＥＴ Ｎ１０のドレ
インに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ
１０のソースは、大地電位に接続されている。
【０００６】入力回路１４の差動増幅段４２は、Ｎチャ
ンネルＭＯＳＦＥＴ Ｎ１１、Ｎ１２、Ｎ１３、及びＰ
チャンネルＭＯＳＦＥＴ Ｐ３、Ｐ４を有して構成され
ている。ＰチャンネルＭＯＳＦＥＴ Ｐ３のソースは、
電圧源ＶＤＤに接続され、そのドレインは、Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ１１のドレインに接続されている。
ＮチャンネルＭＯＳＦＥＴ Ｎ１１のソースはＮチャン
ネルＭＯＳＦＥＴ Ｎ１３のドレインに接続されてい
る。また、ＰチャンネルＭＯＳＦＥＴ Ｐ４のソース
は、電圧源ＶＤＤに接続され、そのドレインは、Ｎチャ
ンネルＭＯＳＦＥＴＮ１２のドレインに接続されてい
る。ＮチャンネルＭＯＳＦＥＴ Ｎ１２のソースはＮチ
ャンネルＭＯＳＦＥＴ Ｎ１３のドレインに接続されて
いる。ＮチャンネルＭＯＳＦＥＴ Ｎ１３のソースは大
地電位に接続されている。また、ＰチャンネルＭＯＳＦ
ＥＴ Ｐ３のゲートとＰチャンネルＭＯＳＦＥＴ Ｐ４の
ゲートとは接続され、ＰチャンネルＭＯＳＦＥＴ Ｐ４
のゲートとドレインとは接続されている。そして、Ｎチ
ャンネルＭＯＳＦＥＴ Ｎ１１のゲートは、入出力回路
１０の出力端ＩＯＡに接続され、ＮチャンネルＭＯＳＦ
ＥＴ Ｎ１２のゲートは、入出力回路１０の出力端ＩＯ
Ｂに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ１
３のゲートは、基準電圧源１６の出力端に接続されてい
る。ＮチャンネルＭＯＳＦＥＴＮ１３は電流源を構成し
ている。また、ＰチャンネルＭＯＳＦＥＴ Ｐ３，Ｐ４
は能動負荷を構成している。出力段４４は、Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ１４及びＰチャンネルＭＯＳＦＥＴ
Ｐ５を有して構成されている。ＰチャンネルＭＯＳＦＥ
Ｔ Ｐ５のソースは、電圧源ＶＤＤに接続され、そのド
レインは、ＮチャンネルＭＯＳＦＥＴ Ｎ１４のドレイ
ンに接続されている。ＮチャンネルＭＯＳ Ｎ１４のソ
ースは、大地電位に接続されている。ＰチャンネルＭＯ
ＳＦＥＴ Ｐ５のドレインとＮチャンネルＭＯＳＦＥＴ
Ｎ１４のドレインとの接続点は、バッファＢ１を経て出
力端ＯＵＴに接続されている。ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ１４のゲートは、基準電圧源１６の出力に接続さ
れている。ＮチャンネルＭＯＳＦＥＴ Ｎ１４は、能動
負荷を構成している。そして、バッファＢ１は、入力さ
れる電圧レベルをＣＭＯＳ内部回路で使用されているレ
ベル（例えば、ＶＤＤフルスウィング又はそれに近い
値）にまで修復する作用を有する。
ンネルＭＯＳＦＥＴ Ｎ１１、Ｎ１２、Ｎ１３、及びＰ
チャンネルＭＯＳＦＥＴ Ｐ３、Ｐ４を有して構成され
ている。ＰチャンネルＭＯＳＦＥＴ Ｐ３のソースは、
電圧源ＶＤＤに接続され、そのドレインは、Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ１１のドレインに接続されている。
ＮチャンネルＭＯＳＦＥＴ Ｎ１１のソースはＮチャン
ネルＭＯＳＦＥＴ Ｎ１３のドレインに接続されてい
る。また、ＰチャンネルＭＯＳＦＥＴ Ｐ４のソース
は、電圧源ＶＤＤに接続され、そのドレインは、Ｎチャ
ンネルＭＯＳＦＥＴＮ１２のドレインに接続されてい
る。ＮチャンネルＭＯＳＦＥＴ Ｎ１２のソースはＮチ
ャンネルＭＯＳＦＥＴ Ｎ１３のドレインに接続されて
いる。ＮチャンネルＭＯＳＦＥＴ Ｎ１３のソースは大
地電位に接続されている。また、ＰチャンネルＭＯＳＦ
ＥＴ Ｐ３のゲートとＰチャンネルＭＯＳＦＥＴ Ｐ４の
ゲートとは接続され、ＰチャンネルＭＯＳＦＥＴ Ｐ４
のゲートとドレインとは接続されている。そして、Ｎチ
ャンネルＭＯＳＦＥＴ Ｎ１１のゲートは、入出力回路
１０の出力端ＩＯＡに接続され、ＮチャンネルＭＯＳＦ
ＥＴ Ｎ１２のゲートは、入出力回路１０の出力端ＩＯ
Ｂに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ１
３のゲートは、基準電圧源１６の出力端に接続されてい
る。ＮチャンネルＭＯＳＦＥＴＮ１３は電流源を構成し
ている。また、ＰチャンネルＭＯＳＦＥＴ Ｐ３，Ｐ４
は能動負荷を構成している。出力段４４は、Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ１４及びＰチャンネルＭＯＳＦＥＴ
Ｐ５を有して構成されている。ＰチャンネルＭＯＳＦＥ
Ｔ Ｐ５のソースは、電圧源ＶＤＤに接続され、そのド
レインは、ＮチャンネルＭＯＳＦＥＴ Ｎ１４のドレイ
ンに接続されている。ＮチャンネルＭＯＳ Ｎ１４のソ
ースは、大地電位に接続されている。ＰチャンネルＭＯ
ＳＦＥＴ Ｐ５のドレインとＮチャンネルＭＯＳＦＥＴ
Ｎ１４のドレインとの接続点は、バッファＢ１を経て出
力端ＯＵＴに接続されている。ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ１４のゲートは、基準電圧源１６の出力に接続さ
れている。ＮチャンネルＭＯＳＦＥＴ Ｎ１４は、能動
負荷を構成している。そして、バッファＢ１は、入力さ
れる電圧レベルをＣＭＯＳ内部回路で使用されているレ
ベル（例えば、ＶＤＤフルスウィング又はそれに近い
値）にまで修復する作用を有する。
【０００７】次に、図４乃至図８を参照して、この構成
の入出力回路の動作について説明する。今、出力回路１
２（図４の、例えば出力回路４１ Ｏ）をイネーブル状
態に設定する高レベルのイネーブル信号がイネーブル／
ディスエイブル切り替え回路２２の入力端３９に供給さ
れ、入力信号供給回路１６の入力端２８に高レベルの入
力信号から低レベルの入力信号が入力される場合につい
て説明する（図８の期間）。高レベルのイネーブル信
号は、出力回路を出力状態、すなわち、イネーブル状態
に設定する上記の入力信号が入力されると、Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ１のゲートに高レベルの電圧が供給
され（図８のＢの期間）、差動増幅段２０のＮチャン
ネルＭＯＳＦＥＴ Ｎ２のゲートに低レベルの電圧が供
給される（図８のＡの期間）から、ＮチャンネルＭＯ
ＳＦＥＴ Ｎ１が導通（以下、オンという。）し、Ｎチ
ャンネルＭＯＳＦＥＴ Ｎ２が非導通（以下、オフとい
う。）する。このような差動増幅段２０の電流源を構成
するＮチャンネルＭＯＳＦＥＴ Ｎ３には、差動増幅段
２０の枝路を構成するトランジスタのオン／オフを問わ
ず、電流Ｉ１が流れている（図８のＩ１）。したがっ
て、差動増幅段２０の出力端Ｏ１から低レベルの電圧が
出力され、出力端Ｏ２から高レベルの電圧が出力され
る。
の入出力回路の動作について説明する。今、出力回路１
２（図４の、例えば出力回路４１ Ｏ）をイネーブル状
態に設定する高レベルのイネーブル信号がイネーブル／
ディスエイブル切り替え回路２２の入力端３９に供給さ
れ、入力信号供給回路１６の入力端２８に高レベルの入
力信号から低レベルの入力信号が入力される場合につい
て説明する（図８の期間）。高レベルのイネーブル信
号は、出力回路を出力状態、すなわち、イネーブル状態
に設定する上記の入力信号が入力されると、Ｎチャンネ
ルＭＯＳＦＥＴ Ｎ１のゲートに高レベルの電圧が供給
され（図８のＢの期間）、差動増幅段２０のＮチャン
ネルＭＯＳＦＥＴ Ｎ２のゲートに低レベルの電圧が供
給される（図８のＡの期間）から、ＮチャンネルＭＯ
ＳＦＥＴ Ｎ１が導通（以下、オンという。）し、Ｎチ
ャンネルＭＯＳＦＥＴ Ｎ２が非導通（以下、オフとい
う。）する。このような差動増幅段２０の電流源を構成
するＮチャンネルＭＯＳＦＥＴ Ｎ３には、差動増幅段
２０の枝路を構成するトランジスタのオン／オフを問わ
ず、電流Ｉ１が流れている（図８のＩ１）。したがっ
て、差動増幅段２０の出力端Ｏ１から低レベルの電圧が
出力され、出力端Ｏ２から高レベルの電圧が出力され
る。
【０００８】また、イネーブル／ディスエイブル切り替
え回路２２から低レベルの電圧が、差動増幅段２４のＰ
チャンネルＭＯＳＦＥＴ Ｐ１、Ｐ２のゲートに印加さ
れるから、これらのトランジスタＰ１、Ｐ２は、オンに
する。そして、差動増幅手段２０の出力端Ｏ１から低レ
ベルの電圧が、差動増幅段２４の差動増幅段２４のＮチ
ャンネルＭＯＳＦＥＴ Ｎ４のゲートに印加され、出力
端Ｏ２から高レベルの電圧がＮチャンネルＭＯＳＦＥＴ
Ｎ５のゲートに印加されるから、ＮチャンネルＭＯＳ
ＦＥＴ Ｎ４がオフし、ＮチャンネルＭＯＳＦＥＴ Ｎ５
がオンする。したがって、差動増幅段２４の出力端Ｏ３
から高レベルの電圧が出力され、出力端Ｏ４から低レベ
ルの電圧が出力される。また、イネーブル／ディスエイ
ブル切り替え回路２２から出力段２６のＮチャンネルＭ
ＯＳＦＥＴ Ｎ８、Ｎ１０のゲートに低レベルの電圧が
印加される（図８のＣの期間）から、これらのトラン
ジスタＮ８、Ｎ１０は、オフする。そして、差動増幅段
２４の出力端Ｏ３から高レベルの電圧が、出力段２６の
ＮチャンネルＭＯＳＦＥＴ Ｎ７のゲートに印加され、
出力端Ｏ４から低レベルの電圧が、ＮチャンネルＭＯＳ
ＦＥＴ Ｎ９のゲートに印加される。トランジスタＮ
７，Ｎ９は、ソースホロワ回路のため常にオン状態にあ
り、それぞれのゲートに入力される信号レベルをレベル
シフトする作用を有する。したがって、出力段２６から
一方の出力端２７へ低レベルの信号ＩＯＡが出力され
（図８のＩＯＡの期間）、出力段２６から他方の出力
端２９へ高レベルの信号ＩＯＢが出力される（図８のＩ
ＯＢの期間）。その出力端２７に出力された低レベル
の信号と出力端２９に出力された高レベルの信号とで表
される信号出力状態（この信号出力状態が、例えば、２
進値の“０″を表す。）が、バスライン２を経て他の集
積回路へ伝送される。
え回路２２から低レベルの電圧が、差動増幅段２４のＰ
チャンネルＭＯＳＦＥＴ Ｐ１、Ｐ２のゲートに印加さ
れるから、これらのトランジスタＰ１、Ｐ２は、オンに
する。そして、差動増幅手段２０の出力端Ｏ１から低レ
ベルの電圧が、差動増幅段２４の差動増幅段２４のＮチ
ャンネルＭＯＳＦＥＴ Ｎ４のゲートに印加され、出力
端Ｏ２から高レベルの電圧がＮチャンネルＭＯＳＦＥＴ
Ｎ５のゲートに印加されるから、ＮチャンネルＭＯＳ
ＦＥＴ Ｎ４がオフし、ＮチャンネルＭＯＳＦＥＴ Ｎ５
がオンする。したがって、差動増幅段２４の出力端Ｏ３
から高レベルの電圧が出力され、出力端Ｏ４から低レベ
ルの電圧が出力される。また、イネーブル／ディスエイ
ブル切り替え回路２２から出力段２６のＮチャンネルＭ
ＯＳＦＥＴ Ｎ８、Ｎ１０のゲートに低レベルの電圧が
印加される（図８のＣの期間）から、これらのトラン
ジスタＮ８、Ｎ１０は、オフする。そして、差動増幅段
２４の出力端Ｏ３から高レベルの電圧が、出力段２６の
ＮチャンネルＭＯＳＦＥＴ Ｎ７のゲートに印加され、
出力端Ｏ４から低レベルの電圧が、ＮチャンネルＭＯＳ
ＦＥＴ Ｎ９のゲートに印加される。トランジスタＮ
７，Ｎ９は、ソースホロワ回路のため常にオン状態にあ
り、それぞれのゲートに入力される信号レベルをレベル
シフトする作用を有する。したがって、出力段２６から
一方の出力端２７へ低レベルの信号ＩＯＡが出力され
（図８のＩＯＡの期間）、出力段２６から他方の出力
端２９へ高レベルの信号ＩＯＢが出力される（図８のＩ
ＯＢの期間）。その出力端２７に出力された低レベル
の信号と出力端２９に出力された高レベルの信号とで表
される信号出力状態（この信号出力状態が、例えば、２
進値の“０″を表す。）が、バスライン２を経て他の集
積回路へ伝送される。
【０００９】例えば、図４に示す信号伝送システムの入
出力回路４２ から同一半導体集積回路ＩＣ１上の入出
力回路４３ へ、上記２進値の“０″を伝送するものと
する。この場合には、入出力回路４３ の出力回路４３
Ｏは、ＣＭＯＳ内部回路５３からイネーブル信号ＥＮが
供給されて高インピーダンス状態に設定される。入力回
路４３ Ｉは、バスライン２を経て伝送されて来た２進
値の“０″を受信してＣＭＯＳ内部回路５３ へ出力す
る。そのＣＭＯＳ内部回路５３ は、２進値の“０″を
受信する。しかし、入出力回路４１ 、４４ の入力回路
４１ Ｉ、４４ Ｉも２進値の“０″を受信して出力する
が、そのＣＭＯＳ内部回路５１ 、５４ は、この時刻に
は、それぞれ対応する入力回路４１ Ｉ、４４ Ｉからの
２進値“０″を受信する動作状態に設定されておらず、
その入力へ供給される２進値の“０″は入力に入って来
るだけで信号処理されず、すなわち２進値の“０″を認
識しない。
出力回路４２ から同一半導体集積回路ＩＣ１上の入出
力回路４３ へ、上記２進値の“０″を伝送するものと
する。この場合には、入出力回路４３ の出力回路４３
Ｏは、ＣＭＯＳ内部回路５３からイネーブル信号ＥＮが
供給されて高インピーダンス状態に設定される。入力回
路４３ Ｉは、バスライン２を経て伝送されて来た２進
値の“０″を受信してＣＭＯＳ内部回路５３ へ出力す
る。そのＣＭＯＳ内部回路５３ は、２進値の“０″を
受信する。しかし、入出力回路４１ 、４４ の入力回路
４１ Ｉ、４４ Ｉも２進値の“０″を受信して出力する
が、そのＣＭＯＳ内部回路５１ 、５４ は、この時刻に
は、それぞれ対応する入力回路４１ Ｉ、４４ Ｉからの
２進値“０″を受信する動作状態に設定されておらず、
その入力へ供給される２進値の“０″は入力に入って来
るだけで信号処理されず、すなわち２進値の“０″を認
識しない。
【００１０】上述のように、バスライン２へ伝送された
２進値の“０″は、また、この２進値の“０″を伝送し
た入出力回路４１ 自身の入力回路４１ 、すなわち、図
５の入力回路１４へも入力されて来る。その“０″を表
す低レベル及び高レベルの電圧は、差動増幅段４２へ入
力される。この差動増幅段４２は、電流Ｉ２を常時通電
している（図８のＩ２）。その差動増幅段４２のＮチャ
ンネルＭＯＳＦＥＴ Ｎ１１ のゲートに上述の低レベル
の電圧が印加され、高レベルの電圧が、ＮチャンネルＭ
ＯＳＦＥＴ Ｎ１２ のゲートに印加されるから、Ｎチャ
ンネルＭＯＳＦＥＴ Ｎ１１がオフし、ＮチャンネルＭ
ＯＳＦＥＴ Ｎ１２がオンする。したがって、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ５ のゲートに高レベルの電圧が印
加されることになり、該トランジスタＰ５の導電度を弱
めてＰチャンネルＭＯＳＦＥＴ Ｐ５に流れる電流を減
少させる（図８のＩ３の期間）。このトランジスタＰ
５の導電度の減少により、低レベルの電圧が、バッファ
Ｂ１へ入力される。バッファＢ１は、入力された低レベ
ルの電圧をＣＭＯＳレベルの低レベルにクランプする。
したがって、ＣＭＯＳレベルにクランプされた低レベル
の電圧が入力回路１４の出力端ＯＵＴに出力される。し
たがって、ＣＭＯＳ内部回路のＣＭＯＳに貫通電流が流
れる虞れはない。
２進値の“０″は、また、この２進値の“０″を伝送し
た入出力回路４１ 自身の入力回路４１ 、すなわち、図
５の入力回路１４へも入力されて来る。その“０″を表
す低レベル及び高レベルの電圧は、差動増幅段４２へ入
力される。この差動増幅段４２は、電流Ｉ２を常時通電
している（図８のＩ２）。その差動増幅段４２のＮチャ
ンネルＭＯＳＦＥＴ Ｎ１１ のゲートに上述の低レベル
の電圧が印加され、高レベルの電圧が、ＮチャンネルＭ
ＯＳＦＥＴ Ｎ１２ のゲートに印加されるから、Ｎチャ
ンネルＭＯＳＦＥＴ Ｎ１１がオフし、ＮチャンネルＭ
ＯＳＦＥＴ Ｎ１２がオンする。したがって、Ｐチャン
ネルＭＯＳＦＥＴ Ｐ５ のゲートに高レベルの電圧が印
加されることになり、該トランジスタＰ５の導電度を弱
めてＰチャンネルＭＯＳＦＥＴ Ｐ５に流れる電流を減
少させる（図８のＩ３の期間）。このトランジスタＰ
５の導電度の減少により、低レベルの電圧が、バッファ
Ｂ１へ入力される。バッファＢ１は、入力された低レベ
ルの電圧をＣＭＯＳレベルの低レベルにクランプする。
したがって、ＣＭＯＳレベルにクランプされた低レベル
の電圧が入力回路１４の出力端ＯＵＴに出力される。し
たがって、ＣＭＯＳ内部回路のＣＭＯＳに貫通電流が流
れる虞れはない。
【００１１】これと同様に、入力信号供給回路１６の入
力端２８に高レベルの入力信号ＩＮが、入力された場合
にも（図８の期間）、バスライン２へ伝送されると同
時に、その伝送される信号出力状態（出力端２７が高レ
ベルで、出力端２９が低レベルで表わされる信号出力状
態）（図８のＩＯＡ、ＩＯＢの期間）で表される２進
値“１″に対応する高レベルの電圧が入力回路１４の出
力端４６から出力される（図８のＯＵＴの期間）。こ
の高レベルの電圧も、バッファＢ１でＣＭＯＳレベルの
高レベルの電圧にクランプされる。この場合にも、ＣＭ
ＯＳ内部回路のＣＭＯＳに貫通電流が流れる虞れはな
い。そして、出力回路１２が、信号の伝送を行わなわ
ず、その動作が必要でない場合には、イネーブル／ディ
スエイブル切り替え回路２２の入力端３９に入力される
イネーブル信号ＥＮが、出力回路１２をディスエイブル
状態に設定することを示す低レベルとされる（図８の期
間以降）。そうすると、イネーブル／ディスエイブル
切り替え回路２２から高レベルの電圧が発生されるから
（図８のＣの期間以降）、出力回路１２の差動増幅段
２４のＰチャンネルＭＯＳＦＥＴ Ｐ１、Ｐ２をオフに
し、ＮチャンネルＭＯＳＦＥＴ Ｎ８、Ｎ１０をオンに
してＮチャンネルＭＯＳＦＥＴ Ｎ７、Ｎ９をオフにし
て出力回路１２をディスエイブル状態（非動作状態）に
置くようにしている。このとき、ＮチャンネルＭＯＳＦ
ＥＴ Ｎ７、Ｎ９はオフしいるから、出力端２７、２９
間は高インピーダンス状態となる（図８の期間以降、
ＩＯＡ，ＩＯＢのＨｚ）。したがって、上述した従来の
入出力回路１０の出力回路１２には、信号を伝送しない
ときにそれをディスエイブル状態に置く手段が装備され
て消費電力の節減が図られている。このように、イネー
ブル信号ＥＮは、その電圧レベルを低レベルにすること
により、ＮチャンネルＭＯＳＦＥＴ Ｎ７、Ｎ９をオフ
にして出力インピーダンスを高インピーダンス状態にす
るのに用いられている。なお、上述の高インピーダンス
状態における出力端２７，２９の電圧レベルは、終端電
源の電圧レベルＶＴＴとなる。この電圧レベルＶ
ＴＴは、図８のＩＯＡ，ＩＯＢで示される信号の高レベ
ルと低レベルとの間の中間にある（図８のＩＯＡ，ＩＯ
Ｂの期間）。また、図８のＩＯＡ，ＩＯＢの期間以
降は、自又は他の半導体集積回路から、入力回路１４に
取っては入力端となる出力端２７，２９へ入力信号が供
給されて来ることを示している。したがって、出力回路
１２の出力端２７，２９が高インタフェース状態になっ
た状態において、バスライン２を介して自又は他の半導
体集積回路から入力信号が入力されると、出力端２７，
２９の電圧レベルは、その入力信号の電圧レベルになる
（図８の期間以降）。
力端２８に高レベルの入力信号ＩＮが、入力された場合
にも（図８の期間）、バスライン２へ伝送されると同
時に、その伝送される信号出力状態（出力端２７が高レ
ベルで、出力端２９が低レベルで表わされる信号出力状
態）（図８のＩＯＡ、ＩＯＢの期間）で表される２進
値“１″に対応する高レベルの電圧が入力回路１４の出
力端４６から出力される（図８のＯＵＴの期間）。こ
の高レベルの電圧も、バッファＢ１でＣＭＯＳレベルの
高レベルの電圧にクランプされる。この場合にも、ＣＭ
ＯＳ内部回路のＣＭＯＳに貫通電流が流れる虞れはな
い。そして、出力回路１２が、信号の伝送を行わなわ
ず、その動作が必要でない場合には、イネーブル／ディ
スエイブル切り替え回路２２の入力端３９に入力される
イネーブル信号ＥＮが、出力回路１２をディスエイブル
状態に設定することを示す低レベルとされる（図８の期
間以降）。そうすると、イネーブル／ディスエイブル
切り替え回路２２から高レベルの電圧が発生されるから
（図８のＣの期間以降）、出力回路１２の差動増幅段
２４のＰチャンネルＭＯＳＦＥＴ Ｐ１、Ｐ２をオフに
し、ＮチャンネルＭＯＳＦＥＴ Ｎ８、Ｎ１０をオンに
してＮチャンネルＭＯＳＦＥＴ Ｎ７、Ｎ９をオフにし
て出力回路１２をディスエイブル状態（非動作状態）に
置くようにしている。このとき、ＮチャンネルＭＯＳＦ
ＥＴ Ｎ７、Ｎ９はオフしいるから、出力端２７、２９
間は高インピーダンス状態となる（図８の期間以降、
ＩＯＡ，ＩＯＢのＨｚ）。したがって、上述した従来の
入出力回路１０の出力回路１２には、信号を伝送しない
ときにそれをディスエイブル状態に置く手段が装備され
て消費電力の節減が図られている。このように、イネー
ブル信号ＥＮは、その電圧レベルを低レベルにすること
により、ＮチャンネルＭＯＳＦＥＴ Ｎ７、Ｎ９をオフ
にして出力インピーダンスを高インピーダンス状態にす
るのに用いられている。なお、上述の高インピーダンス
状態における出力端２７，２９の電圧レベルは、終端電
源の電圧レベルＶＴＴとなる。この電圧レベルＶ
ＴＴは、図８のＩＯＡ，ＩＯＢで示される信号の高レベ
ルと低レベルとの間の中間にある（図８のＩＯＡ，ＩＯ
Ｂの期間）。また、図８のＩＯＡ，ＩＯＢの期間以
降は、自又は他の半導体集積回路から、入力回路１４に
取っては入力端となる出力端２７，２９へ入力信号が供
給されて来ることを示している。したがって、出力回路
１２の出力端２７，２９が高インタフェース状態になっ
た状態において、バスライン２を介して自又は他の半導
体集積回路から入力信号が入力されると、出力端２７，
２９の電圧レベルは、その入力信号の電圧レベルになる
（図８の期間以降）。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の入出力回路１０の出力回路１２では、イネーブ
ル信号ＥＮの電圧レベルを低レベルにすることにより、
ＰチャンネルＭＯＳＦＥＴ Ｐ１，Ｐ２、及びＮチャン
ネルＭＯＳＦＥＴ Ｎ７、Ｎ９をオフにして出力端を高
インピーダンス状態にするのが、その主たる目的であ
る。この高インピーダンスを得ることにより、結果的に
出力回路１２の差動増幅段２４での電力消費は無くなる
が、差動増幅段２０には常時電流が通電されており、電
力消費は無くならない。したがって、出力回路１２での
節電は、為されてはいるとはいうものの、未だなお不十
分である。節電について、入力回路１４を見ると、上述
のところから明らかにように、その差動増幅段も、出力
段も、常時電流が通電された状態にあり、入力回路１４
には、何ら節電の手段は装備されていない。それ故、従
来の入出力回路には、節電についてなお解決すべき問題
がある。また、特願昭６０−１４３４９８号公報には、
出力信号の送出を遮断するための回路が示されているだ
けで、その出力信号の送出遮断が回路の節電になること
までは、何等示されていない。また、従来の入力回路１
４は、入出力回路１０の出力回路１２が動作していると
き、その出力回路１２からバスライン２上に伝送する２
進値の信号に対応した電圧レベルを入力回路１４の出力
端から出力している。そのため、その入力回路１４に接
続されるＣＭＯＳ内部回路では、出力回路１２が送信し
ている場合は入力に入って来る信号の処理は行わず、そ
の入力信号を認識しないようにしているのが一般的であ
る。したがって、ＣＭＯＳ内部回路が、その動作開始時
に、入力回路から受信したい信号、すなわち、期待値の
信号が、入力回路１４から出力されるとは限らない。こ
のため、入力回路１４が、期待値の信号を出力している
状態において、該信号と同一の信号が自又は他の半導体
集積回路から入力されれば、ＣＭＯＳ内部回路が誤デー
タを受信してしまう虞れはないが、入力回路１４が出力
している信号と異なる信号が自又は他の半導体集積回路
から入力されると、誤データを受信してしまうという不
具合がある。
た従来の入出力回路１０の出力回路１２では、イネーブ
ル信号ＥＮの電圧レベルを低レベルにすることにより、
ＰチャンネルＭＯＳＦＥＴ Ｐ１，Ｐ２、及びＮチャン
ネルＭＯＳＦＥＴ Ｎ７、Ｎ９をオフにして出力端を高
インピーダンス状態にするのが、その主たる目的であ
る。この高インピーダンスを得ることにより、結果的に
出力回路１２の差動増幅段２４での電力消費は無くなる
が、差動増幅段２０には常時電流が通電されており、電
力消費は無くならない。したがって、出力回路１２での
節電は、為されてはいるとはいうものの、未だなお不十
分である。節電について、入力回路１４を見ると、上述
のところから明らかにように、その差動増幅段も、出力
段も、常時電流が通電された状態にあり、入力回路１４
には、何ら節電の手段は装備されていない。それ故、従
来の入出力回路には、節電についてなお解決すべき問題
がある。また、特願昭６０−１４３４９８号公報には、
出力信号の送出を遮断するための回路が示されているだ
けで、その出力信号の送出遮断が回路の節電になること
までは、何等示されていない。また、従来の入力回路１
４は、入出力回路１０の出力回路１２が動作していると
き、その出力回路１２からバスライン２上に伝送する２
進値の信号に対応した電圧レベルを入力回路１４の出力
端から出力している。そのため、その入力回路１４に接
続されるＣＭＯＳ内部回路では、出力回路１２が送信し
ている場合は入力に入って来る信号の処理は行わず、そ
の入力信号を認識しないようにしているのが一般的であ
る。したがって、ＣＭＯＳ内部回路が、その動作開始時
に、入力回路から受信したい信号、すなわち、期待値の
信号が、入力回路１４から出力されるとは限らない。こ
のため、入力回路１４が、期待値の信号を出力している
状態において、該信号と同一の信号が自又は他の半導体
集積回路から入力されれば、ＣＭＯＳ内部回路が誤デー
タを受信してしまう虞れはないが、入力回路１４が出力
している信号と異なる信号が自又は他の半導体集積回路
から入力されると、誤データを受信してしまうという不
具合がある。
【００１３】この発明は、このような事情に鑑みてなさ
れたもので、出力端を高インピーダンス状態に設定する
制御信号を利用して節電を達成し得る入力回路、出力回
路、及び入出力回路、並びに該入出力回路を備えた信号
伝送システムを提供することを第１の目的としている。
この発明は、出力端を高インピーダンス状態に設定する
制御信号に基づいた期待値の信号を入力回路から出力し
得る入力回路、及び入出力回路、並びに該入出力回路を
備えた信号伝送システムを提供することを第２の目的と
している。
れたもので、出力端を高インピーダンス状態に設定する
制御信号を利用して節電を達成し得る入力回路、出力回
路、及び入出力回路、並びに該入出力回路を備えた信号
伝送システムを提供することを第１の目的としている。
この発明は、出力端を高インピーダンス状態に設定する
制御信号に基づいた期待値の信号を入力回路から出力し
得る入力回路、及び入出力回路、並びに該入出力回路を
備えた信号伝送システムを提供することを第２の目的と
している。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、電流源を有する入力回路に
係り、入力動作を生じさせる信号が供給されくなったと
き、該信号が供給されなくなったことに基づいて前記入
力回路へ給電する前記電流源を停止させることを特徴と
している。
に、請求項１記載の発明は、電流源を有する入力回路に
係り、入力動作を生じさせる信号が供給されくなったと
き、該信号が供給されなくなったことに基づいて前記入
力回路へ給電する前記電流源を停止させることを特徴と
している。
【００１５】請求項２記載の発明は、電流源を有する出
力回路に係り、出力動作を生じさせる信号が供給されく
なったとき、該信号が供給されなくなったことに基づい
て前記出力回路へ給電する前記電流源を停止させること
を特徴としている。
力回路に係り、出力動作を生じさせる信号が供給されく
なったとき、該信号が供給されなくなったことに基づい
て前記出力回路へ給電する前記電流源を停止させること
を特徴としている。
【００１６】請求項３記載の発明は、入出力回路に係
り、出力回路、及び該出力回路の出力端が入力端に接続
された入力回路を有し、制御信号が前記出力回路に供給
されるとき、前記出力回路の出力端が高インピーダンス
状態とされる入出力回路であって、前記制御信号が前記
入力回路に供給されるとき前記入力回路へ給電し、前記
制御信号が供給されないとき前記入力回路へ給電する電
流源を停止する給電制御回路を前記入力回路に設けたこ
とを特徴としている。
り、出力回路、及び該出力回路の出力端が入力端に接続
された入力回路を有し、制御信号が前記出力回路に供給
されるとき、前記出力回路の出力端が高インピーダンス
状態とされる入出力回路であって、前記制御信号が前記
入力回路に供給されるとき前記入力回路へ給電し、前記
制御信号が供給されないとき前記入力回路へ給電する電
流源を停止する給電制御回路を前記入力回路に設けたこ
とを特徴としている。
【００１７】また、請求項４記載の発明は、請求項３記
載の入出力回路に係り、前記制御信号を１つの信号端か
ら前記入力回路及び前記出力回路へ供給することを特徴
としている。
載の入出力回路に係り、前記制御信号を１つの信号端か
ら前記入力回路及び前記出力回路へ供給することを特徴
としている。
【００１８】請求項５記載の発明は、請求項３又は４記
載の入出力回路に係り、前記入力回路に設けた給電制御
回路は、前記入力回路を構成する差動増幅段の電流源の
オン／オフを生じさせる回路であることを特徴としてい
る。
載の入出力回路に係り、前記入力回路に設けた給電制御
回路は、前記入力回路を構成する差動増幅段の電流源の
オン／オフを生じさせる回路であることを特徴としてい
る。
【００１９】請求項６記載の発明は、請求項３、４、又
は５記載の入出力回路に係り、前記入力回路に設けた給
電制御回路は、前記入力回路を構成する出力段の能動負
荷のオン／オフを生じさせる回路であることを特徴とし
ている。
は５記載の入出力回路に係り、前記入力回路に設けた給
電制御回路は、前記入力回路を構成する出力段の能動負
荷のオン／オフを生じさせる回路であることを特徴とし
ている。
【００２０】請求項７記載の発明は、請求項３又は４記
載の入出力回路に係り、前記制御信号が前記出力回路に
供給されないとき前記出力回路へ給電し、前記制御信号
が前記出力回路に供給されるとき前記出力回路へ給電す
る電流源を停止する給電制御回路を前記出力回路に設け
たことを特徴としている。
載の入出力回路に係り、前記制御信号が前記出力回路に
供給されないとき前記出力回路へ給電し、前記制御信号
が前記出力回路に供給されるとき前記出力回路へ給電す
る電流源を停止する給電制御回路を前記出力回路に設け
たことを特徴としている。
【００２１】また、請求項８記載の発明は、請求項７記
載の入出力回路に係り、前記出力回路は前記電流源を含
む差動増幅段から構成され、かつ、前記出力回路に設け
た給電制御回路は、前記差動増幅段に含まれる前記電流
源のオン／オフを生じさせる回路であることを特徴とし
ている。
載の入出力回路に係り、前記出力回路は前記電流源を含
む差動増幅段から構成され、かつ、前記出力回路に設け
た給電制御回路は、前記差動増幅段に含まれる前記電流
源のオン／オフを生じさせる回路であることを特徴とし
ている。
【００２２】請求項９記載の発明は、請求項３乃至８の
いずれか１に記載の入出力回路に係り、前記制御信号に
基づいた期待値の信号を出力する信号出力回路を前記入
力回路に設け、供給された前記制御信号に基づいて前記
信号出力回路から前記入力回路の出力端に期待値の信号
を出力することを特徴としている。
いずれか１に記載の入出力回路に係り、前記制御信号に
基づいた期待値の信号を出力する信号出力回路を前記入
力回路に設け、供給された前記制御信号に基づいて前記
信号出力回路から前記入力回路の出力端に期待値の信号
を出力することを特徴としている。
【００２３】請求項１０記載の発明は、入出力回路を備
えた信号伝送システムに係り、出力回路、及び該出力回
路の出力端が入力端に接続された入力回路を有し、制御
信号が前記出力回路に供給されるとき、前記出力回路の
出力端が高インピーダンス状態とされる入出力回路を少
なくとも１つ有する半導体集積回路と、該半導体集積回
路の出力回路の出力端及び入力回路の入力端を接続した
バスラインとを有する入出力回路を備えた信号伝送シス
テムであって、前記制御信号が前記入力回路に供給され
るとき前記入力回路に給電し、前記制御信号が前記入力
回路に供給されないとき前記入力回路へ給電する電流源
を停止する給電制御回路を前記入力回路に設けたことを
特徴としている。
えた信号伝送システムに係り、出力回路、及び該出力回
路の出力端が入力端に接続された入力回路を有し、制御
信号が前記出力回路に供給されるとき、前記出力回路の
出力端が高インピーダンス状態とされる入出力回路を少
なくとも１つ有する半導体集積回路と、該半導体集積回
路の出力回路の出力端及び入力回路の入力端を接続した
バスラインとを有する入出力回路を備えた信号伝送シス
テムであって、前記制御信号が前記入力回路に供給され
るとき前記入力回路に給電し、前記制御信号が前記入力
回路に供給されないとき前記入力回路へ給電する電流源
を停止する給電制御回路を前記入力回路に設けたことを
特徴としている。
【００２４】請求項１１記載の発明は、請求項１０記載
の入出力回路を備えた信号伝送システムに係り、前記制
御信号が前記出力回路に供給されないとき前記出力回路
に給電し、前記制御信号が前記出力回路に供給されると
き前記出力回路へ給電する電流源を停止する給電制御回
路を前記出力回路に設けたことを特徴としている。
の入出力回路を備えた信号伝送システムに係り、前記制
御信号が前記出力回路に供給されないとき前記出力回路
に給電し、前記制御信号が前記出力回路に供給されると
き前記出力回路へ給電する電流源を停止する給電制御回
路を前記出力回路に設けたことを特徴としている。
【００２５】請求項１２記載の発明は、請求項１０又は
１１記載の入出力回路を備えた信号伝送システムに係
り、前記制御信号を１つの信号端から前記入力回路及び
前記出力回路へ供給することを特徴としている。
１１記載の入出力回路を備えた信号伝送システムに係
り、前記制御信号を１つの信号端から前記入力回路及び
前記出力回路へ供給することを特徴としている。
【００２６】請求項１３記載の発明は、請求項１０、１
１又は１２記載の入出力回路を備えた信号伝送システム
に係り、前記制御信号に基づいた期待値の信号を出力す
る信号出力回路を前記入力回路に設け、供給された前記
制御信号に基づいて前記信号出力回路から前記入力回路
の出力端に前記期待値の信号を出力することを特徴とし
ている。
１又は１２記載の入出力回路を備えた信号伝送システム
に係り、前記制御信号に基づいた期待値の信号を出力す
る信号出力回路を前記入力回路に設け、供給された前記
制御信号に基づいて前記信号出力回路から前記入力回路
の出力端に前記期待値の信号を出力することを特徴とし
ている。
【００２７】請求項１４記載の発明は、請求項１０、１
１、１２、又は１３記載の入出力回路を備えた信号伝送
システムに係り、前記入力回路は、前記電流源を含む差
動増幅段から構成され、かつ、前記入力回路に設けた給
電制御回路は、前記差動増幅段に含まれる前記電流源の
オン／オフを生じさせる回路であることを特徴としてい
る。
１、１２、又は１３記載の入出力回路を備えた信号伝送
システムに係り、前記入力回路は、前記電流源を含む差
動増幅段から構成され、かつ、前記入力回路に設けた給
電制御回路は、前記差動増幅段に含まれる前記電流源の
オン／オフを生じさせる回路であることを特徴としてい
る。
【００２８】請求項１５記載の発明は、請求項１０乃至
１４のいずれか１に記載の入出力回路を備えた信号伝送
システムに係り、前記入力回路に設けた給電制御回路
は、前記入力回路を構成する出力段の能動負荷のオン／
オフを生じさせる回路であることを特徴としている。
１４のいずれか１に記載の入出力回路を備えた信号伝送
システムに係り、前記入力回路に設けた給電制御回路
は、前記入力回路を構成する出力段の能動負荷のオン／
オフを生じさせる回路であることを特徴としている。
【００２９】また、請求項１６記載の発明は、請求項１
１乃至１５のいずれか１に記載の入出力回路を備えた信
号伝送システムに係り、前記出力回路は、前記電流源を
含む差動増幅段から構成され、かつ、前記出力回路に設
けた給電制御回路は、前記差動増幅段に含まれる前記電
流源のオン／オフを生じさせる回路であることを特徴と
している。
１乃至１５のいずれか１に記載の入出力回路を備えた信
号伝送システムに係り、前記出力回路は、前記電流源を
含む差動増幅段から構成され、かつ、前記出力回路に設
けた給電制御回路は、前記差動増幅段に含まれる前記電
流源のオン／オフを生じさせる回路であることを特徴と
している。
【００３０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の実施例である入出
力回路の構成を示す図、図２は、同入出力回路の通断制
御回路の構成を示す図、また、図３は、同入出力回路の
動作を説明するためのタイミングチャートである。この
例の入出力回路は、入出力回路を備えた信号伝送システ
ムの入出力回路を構成する出力回路の出力端を高インピ
ーダンス状態に設定する制御信号を用いて出力回路及び
入力回路の節電を達成すると共に、入力回路が動作して
いないときその出力から前記制御信号に基づいた期待値
の信号を出力する回路に係り、その回路１０Ａの出力回
路１２Ａは、基準電圧源１８と、差動増幅段２０及び差
動増幅段２４との間に通断制御回路１９を設けた点にお
いて、従来の入出力回路１０の出力回路１２と相違す
る。また、入力回路１４Ａは、差動増幅段４２Ａと、出
力段４４Ａと、オア回路４５と、電流源１８と差動増幅
段４２Ａ及び出力段４４Ａとの間に設けた通電制御回路
４７とで構成した点において、従来の入力回路１４と相
違する。この相違点は、その差動増幅段４２Ａ及び出力
段４４Ａの構成は、図５について説明した従来の入力回
路１４の差動増幅段４２及び出力段４４の構成と大部分
同じくし、後述する相違点があるのみである。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の実施例である入出
力回路の構成を示す図、図２は、同入出力回路の通断制
御回路の構成を示す図、また、図３は、同入出力回路の
動作を説明するためのタイミングチャートである。この
例の入出力回路は、入出力回路を備えた信号伝送システ
ムの入出力回路を構成する出力回路の出力端を高インピ
ーダンス状態に設定する制御信号を用いて出力回路及び
入力回路の節電を達成すると共に、入力回路が動作して
いないときその出力から前記制御信号に基づいた期待値
の信号を出力する回路に係り、その回路１０Ａの出力回
路１２Ａは、基準電圧源１８と、差動増幅段２０及び差
動増幅段２４との間に通断制御回路１９を設けた点にお
いて、従来の入出力回路１０の出力回路１２と相違す
る。また、入力回路１４Ａは、差動増幅段４２Ａと、出
力段４４Ａと、オア回路４５と、電流源１８と差動増幅
段４２Ａ及び出力段４４Ａとの間に設けた通電制御回路
４７とで構成した点において、従来の入力回路１４と相
違する。この相違点は、その差動増幅段４２Ａ及び出力
段４４Ａの構成は、図５について説明した従来の入力回
路１４の差動増幅段４２及び出力段４４の構成と大部分
同じくし、後述する相違点があるのみである。
【００３１】出力回路１２Ａについての相違点である通
断制御回路１９は、ＮチャンネルＭＯＳＦＥＴ Ｎ１
５，Ｎ１６、インバータ３８、及びバッファ４３を有し
て構成される。インバータ３８及びバッファ４３は、通
断制御信号発生回路２２Ａを構成し、そのインバータ３
８及びバッファ４３の入力は、図２に示すように、イネ
ーブル信号が供給される入力端３９に接続され、インバ
ータ３８の出力は出力端４０に接続され、バッファ４３
の出力は、出力端４１に接続されている。そして、Ｎチ
ャンネルＭＯＳＦＥＴ Ｎ１５のドレインは、基準電圧
源１８の出力端に接続され、そのドレインは、差動増幅
段２０のＮチャンネルＭＯＳＦＥＴ Ｎ３のゲート及び
差動増幅段２４のＮチャンネルＭＯＳＦＥＴ Ｎ６のゲ
ートに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ
１６のドレインは、ＮチャンネルＭＯＳＦＥＴ Ｎ１５
のソースとＮチャンネルＭＯＳＦＥＴ Ｎ３のゲート及
びＮチャンネルＭＯＳＦＥＴ Ｎ６のゲートとの接続点
に接続され、そのソースは、大地電位に接続されてい
る。ＮチャンネルＭＯＳＦＥＴ Ｎ１５のゲートは、通
断制御信号発生回路２２Ａの出力端４１に接続され、Ｎ
チャンネルＭＯＳＦＥＴ Ｎ１６のゲートは、通断制御
信号発生回路２２Ａの出力端４０に接続されている。
断制御回路１９は、ＮチャンネルＭＯＳＦＥＴ Ｎ１
５，Ｎ１６、インバータ３８、及びバッファ４３を有し
て構成される。インバータ３８及びバッファ４３は、通
断制御信号発生回路２２Ａを構成し、そのインバータ３
８及びバッファ４３の入力は、図２に示すように、イネ
ーブル信号が供給される入力端３９に接続され、インバ
ータ３８の出力は出力端４０に接続され、バッファ４３
の出力は、出力端４１に接続されている。そして、Ｎチ
ャンネルＭＯＳＦＥＴ Ｎ１５のドレインは、基準電圧
源１８の出力端に接続され、そのドレインは、差動増幅
段２０のＮチャンネルＭＯＳＦＥＴ Ｎ３のゲート及び
差動増幅段２４のＮチャンネルＭＯＳＦＥＴ Ｎ６のゲ
ートに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ
１６のドレインは、ＮチャンネルＭＯＳＦＥＴ Ｎ１５
のソースとＮチャンネルＭＯＳＦＥＴ Ｎ３のゲート及
びＮチャンネルＭＯＳＦＥＴ Ｎ６のゲートとの接続点
に接続され、そのソースは、大地電位に接続されてい
る。ＮチャンネルＭＯＳＦＥＴ Ｎ１５のゲートは、通
断制御信号発生回路２２Ａの出力端４１に接続され、Ｎ
チャンネルＭＯＳＦＥＴ Ｎ１６のゲートは、通断制御
信号発生回路２２Ａの出力端４０に接続されている。
【００３２】また、入力回路には、以下に述べる４つの
相違点がある。第１の相違点は、基準電圧源１８の出力
と、差動増幅段４２のＮチャンネルＭＯＳＦＥＴ Ｎ１
３のゲート及び出力段４４のＮチャンネルＭＯＳＦＥＴ
Ｎ１４のゲートとの間に通断制御回路４７を設けた点
である。通断制御回路４７は、ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ１７，Ｎ１８を有して構成される。すなわち、Ｎ
チャンネルＭＯＳＦＥＴ Ｎ１７ のドレインは、基準電
圧源１８の出力に接続され、そのドレインは、差動増幅
段４２のＮチャンネルＭＯＳＦＥＴ Ｎ１３のゲート及
び出力段４４のＮチャンネルＭＯＳＦＥＴ Ｎ１４のゲ
ートに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ
１８ のドレインは、ＮチャンネルＭＯＳＦＥＴ Ｎ１７
のソースとＮチャンネルＭＯＳＦＥＴ Ｎ１３のゲート
及びＮチャンネルＭＯＳＦＥＴ Ｎ１４ のゲートとの接
続点に接続され、そのソースは、大地電位に接続されて
いる。ＮチャンネルＭＯＳＦＥＴ Ｎ１７ のゲートは、
通断制御信号発生回路２２Ａの出力端４０に接続され、
ＮチャンネルＭＯＳＦＥＴ Ｎ１８ のゲートは、通断制
御信号発生回路２２Ａの出力端４１に接続された点であ
る。第２の相違点は、従来の入力回路１４の差動増幅段
４２にＰチャンネルＭＯＳＦＥＴ Ｐ６を設けた点であ
る。すなわち、ＰチャンネルＭＯＳＦＥＴ Ｐ６のソー
スが電圧源ＶＤＤに接続され、そのドレインが従来の入
力回路１４の差動増幅段４２のＰチャンネルＭＯＳＦＥ
Ｔ Ｐ３及びＰチャンネルＭＯＳＦＥＴ Ｐ４のゲートに
接続され、ＰチャンネルＭＯＳＦＥＴ Ｐ６のゲートが
通断制御信号発生回路２２Ａの出力端４０が接続された
点である。この相違点を有する差動増幅段を参照番号４
２Ａで参照する。第３の相違点は、従来の入力回路１４
の出力段４４にＰチャンネルＭＯＳＦＥＴ Ｐ７を設け
た点である。すなわち、ＰチャンネルＭＯＳＦＥＴ Ｐ
７のソースが電圧源ＶＤＤに接続され、そのドレインが
従来の入力回路１４の差動増幅段４２のＮチャンネルＭ
ＯＳＦＥＴ Ｎ１１ のドレイン及び出力段４４のＰチャ
ンネルＭＯＳＦＥＴ Ｐ５のゲートに接続され、そのＰ
チャンネルＭＯＳＦＥＴ Ｐ７のゲートが通断制御信号
発生回路２２Ａの出力端４０を接続された点である。こ
の相違点を有する出力段を参照番号４４Ａで参照する。
そして、最後の相違点は、出力段４４の出力にオア回路
４５を設けた点である。すなわち、オア回路４５の一方
の入力は、出力段４４のＮチャンネルＭＯＳＦＥＴ Ｎ
１４のドレインとＰチャンネルＭＯＳＦＥＴ Ｐ５のド
レインとの接続点に接続され、その他方の入力が通電制
御信号発生回路手段２２Ａの出力端４１に接続された点
である。このオア回路４５は、その入力の電圧レベルを
ＣＭＯＳ内部回路の電圧レベルにクランプする作用をす
る。したがって、図１及び図２においては、図５乃至図
７の構成部分と同一の各部には同一の符号を付してその
説明を省略する。
相違点がある。第１の相違点は、基準電圧源１８の出力
と、差動増幅段４２のＮチャンネルＭＯＳＦＥＴ Ｎ１
３のゲート及び出力段４４のＮチャンネルＭＯＳＦＥＴ
Ｎ１４のゲートとの間に通断制御回路４７を設けた点
である。通断制御回路４７は、ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ１７，Ｎ１８を有して構成される。すなわち、Ｎ
チャンネルＭＯＳＦＥＴ Ｎ１７ のドレインは、基準電
圧源１８の出力に接続され、そのドレインは、差動増幅
段４２のＮチャンネルＭＯＳＦＥＴ Ｎ１３のゲート及
び出力段４４のＮチャンネルＭＯＳＦＥＴ Ｎ１４のゲ
ートに接続されている。ＮチャンネルＭＯＳＦＥＴ Ｎ
１８ のドレインは、ＮチャンネルＭＯＳＦＥＴ Ｎ１７
のソースとＮチャンネルＭＯＳＦＥＴ Ｎ１３のゲート
及びＮチャンネルＭＯＳＦＥＴ Ｎ１４ のゲートとの接
続点に接続され、そのソースは、大地電位に接続されて
いる。ＮチャンネルＭＯＳＦＥＴ Ｎ１７ のゲートは、
通断制御信号発生回路２２Ａの出力端４０に接続され、
ＮチャンネルＭＯＳＦＥＴ Ｎ１８ のゲートは、通断制
御信号発生回路２２Ａの出力端４１に接続された点であ
る。第２の相違点は、従来の入力回路１４の差動増幅段
４２にＰチャンネルＭＯＳＦＥＴ Ｐ６を設けた点であ
る。すなわち、ＰチャンネルＭＯＳＦＥＴ Ｐ６のソー
スが電圧源ＶＤＤに接続され、そのドレインが従来の入
力回路１４の差動増幅段４２のＰチャンネルＭＯＳＦＥ
Ｔ Ｐ３及びＰチャンネルＭＯＳＦＥＴ Ｐ４のゲートに
接続され、ＰチャンネルＭＯＳＦＥＴ Ｐ６のゲートが
通断制御信号発生回路２２Ａの出力端４０が接続された
点である。この相違点を有する差動増幅段を参照番号４
２Ａで参照する。第３の相違点は、従来の入力回路１４
の出力段４４にＰチャンネルＭＯＳＦＥＴ Ｐ７を設け
た点である。すなわち、ＰチャンネルＭＯＳＦＥＴ Ｐ
７のソースが電圧源ＶＤＤに接続され、そのドレインが
従来の入力回路１４の差動増幅段４２のＮチャンネルＭ
ＯＳＦＥＴ Ｎ１１ のドレイン及び出力段４４のＰチャ
ンネルＭＯＳＦＥＴ Ｐ５のゲートに接続され、そのＰ
チャンネルＭＯＳＦＥＴ Ｐ７のゲートが通断制御信号
発生回路２２Ａの出力端４０を接続された点である。こ
の相違点を有する出力段を参照番号４４Ａで参照する。
そして、最後の相違点は、出力段４４の出力にオア回路
４５を設けた点である。すなわち、オア回路４５の一方
の入力は、出力段４４のＮチャンネルＭＯＳＦＥＴ Ｎ
１４のドレインとＰチャンネルＭＯＳＦＥＴ Ｐ５のド
レインとの接続点に接続され、その他方の入力が通電制
御信号発生回路手段２２Ａの出力端４１に接続された点
である。このオア回路４５は、その入力の電圧レベルを
ＣＭＯＳ内部回路の電圧レベルにクランプする作用をす
る。したがって、図１及び図２においては、図５乃至図
７の構成部分と同一の各部には同一の符号を付してその
説明を省略する。
【００３３】次に、図１、図２、図３、及び図６を参照
して、この実施例の動作について説明する。この例にお
ける信号の入出力も、その基本的な動作は、図５乃至図
８を参照して説明した動作と略同じである。その大きな
相違は、高レベルのイネーブル信号が供給されて出力回
路１２Ａが動作しているときに入力回路１４Ａで電力を
消費せず、逆に、低レベルのイネーブル信号が供給され
て入力回路１４Ａが動作しているときは出力回路１２Ａ
で電力を消費しないことである。また、これに加えて、
高レベルのイネーブル信号が供給されて入力回路１４Ａ
が動作していないとき、その出力端から該出力端に接続
されるＣＭＯＳ内部回路で期待される値の信号を入力回
路１４ＡからＣＭＯＳ内部回路に供給するようにしたこ
とである。
して、この実施例の動作について説明する。この例にお
ける信号の入出力も、その基本的な動作は、図５乃至図
８を参照して説明した動作と略同じである。その大きな
相違は、高レベルのイネーブル信号が供給されて出力回
路１２Ａが動作しているときに入力回路１４Ａで電力を
消費せず、逆に、低レベルのイネーブル信号が供給され
て入力回路１４Ａが動作しているときは出力回路１２Ａ
で電力を消費しないことである。また、これに加えて、
高レベルのイネーブル信号が供給されて入力回路１４Ａ
が動作していないとき、その出力端から該出力端に接続
されるＣＭＯＳ内部回路で期待される値の信号を入力回
路１４ＡからＣＭＯＳ内部回路に供給するようにしたこ
とである。
【００３４】その説明をするために、先ず、上記高レベ
ルのイネーブル信号ＥＮが供給されている状態における
出力回路１２Ａの動作状態について説明する。この場合
には、高レベルのイネーブル信号が通断制御信号発生回
路２２Ａのイネーブル入力端３９に入力されると（図３
のＥＮの期間）、通断制御信号発生回路２２Ａの出力
端４０から低レベルの信号Ｃが出力され（図３のＣの期
間）、出力端４１から高レベルの信号Ｄが出力される
（図３のＤの期間）。高レベルのイネーブル信号が入
力されているときに、図３のＩＮに示されるような２値
入力信号が入力信号供給回路１６の入力端２８に入力さ
れると（図３のＩＮの期間）、入力信号供給回路１６
の出力端３４から図３のＡの期間に示されるような低
レベルの信号Ａが出力され、また、入力信号供給回路１
６の出力端３６から図３のＢの期間に示されるような
高レベルの信号Ｂが出力される。そうすると、信号Ｄが
高レベルであり、信号Ｃが低レベルであることにより、
出力回路１４ＡのＮチャンネルＭＯＳＦＥＴ Ｎ１５が
オンになり、ＮチャンネルＭＯＳＦＥＴ Ｎ１６がオフ
になるから、差動増幅段２０のＮチャンネルＭＯＳＦＥ
Ｔ Ｎ３、及び差動増幅段２４のＮチャンネルＭＯＳＦ
ＥＴ Ｎ６は、電流源として動作する。ＮチャンネルＭ
ＯＳＦＥＴ Ｎ３には、電流Ｉ１が流れる（図３のＩ１
の期間）。したがって、差動増幅段２０は、図５に示
す従来回路と同様の動作をする。
ルのイネーブル信号ＥＮが供給されている状態における
出力回路１２Ａの動作状態について説明する。この場合
には、高レベルのイネーブル信号が通断制御信号発生回
路２２Ａのイネーブル入力端３９に入力されると（図３
のＥＮの期間）、通断制御信号発生回路２２Ａの出力
端４０から低レベルの信号Ｃが出力され（図３のＣの期
間）、出力端４１から高レベルの信号Ｄが出力される
（図３のＤの期間）。高レベルのイネーブル信号が入
力されているときに、図３のＩＮに示されるような２値
入力信号が入力信号供給回路１６の入力端２８に入力さ
れると（図３のＩＮの期間）、入力信号供給回路１６
の出力端３４から図３のＡの期間に示されるような低
レベルの信号Ａが出力され、また、入力信号供給回路１
６の出力端３６から図３のＢの期間に示されるような
高レベルの信号Ｂが出力される。そうすると、信号Ｄが
高レベルであり、信号Ｃが低レベルであることにより、
出力回路１４ＡのＮチャンネルＭＯＳＦＥＴ Ｎ１５が
オンになり、ＮチャンネルＭＯＳＦＥＴ Ｎ１６がオフ
になるから、差動増幅段２０のＮチャンネルＭＯＳＦＥ
Ｔ Ｎ３、及び差動増幅段２４のＮチャンネルＭＯＳＦ
ＥＴ Ｎ６は、電流源として動作する。ＮチャンネルＭ
ＯＳＦＥＴ Ｎ３には、電流Ｉ１が流れる（図３のＩ１
の期間）。したがって、差動増幅段２０は、図５に示
す従来回路と同様の動作をする。
【００３５】このとき、ＮチャンネルＭＯＳＦＥＴ Ｎ
６も、電流源として動作し、信号Ｃが低レベルであるこ
とにより、ＰチャンネルＭＯＳＦＥＴ Ｐ１、Ｐ２はオ
ンするから、差動増幅段２４も、図５に示す従来回路と
同様の動作をする。また、信号Ｃが低レベルにあること
により、ＮチャンネルＭＯＳＦＥＴ Ｎ８、Ｎ１０はオ
フするから、出力段２６も、図５に示す従来回路での動
作と同じになる。したがって、出力回路１２Ａの出力端
２７，２９から、図５に示す従来回路について説明した
と同様であって、入力信号ＩＮに対応する出力信号ＩＯ
Ａ、ＩＯＢが出力される（図３のＩＯＡ、ＩＯＢの期間
）。
６も、電流源として動作し、信号Ｃが低レベルであるこ
とにより、ＰチャンネルＭＯＳＦＥＴ Ｐ１、Ｐ２はオ
ンするから、差動増幅段２４も、図５に示す従来回路と
同様の動作をする。また、信号Ｃが低レベルにあること
により、ＮチャンネルＭＯＳＦＥＴ Ｎ８、Ｎ１０はオ
フするから、出力段２６も、図５に示す従来回路での動
作と同じになる。したがって、出力回路１２Ａの出力端
２７，２９から、図５に示す従来回路について説明した
と同様であって、入力信号ＩＮに対応する出力信号ＩＯ
Ａ、ＩＯＢが出力される（図３のＩＯＡ、ＩＯＢの期間
）。
【００３６】次に、上記高レベルのイネーブル信号ＥＮ
が供給されている状態における入力回路１４Ａの動作状
態について説明する。信号Ｄが高レベルであり、信号Ｃ
が低レベルであることにより、ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ１７がオフになり、ＮチャンネルＭＯＳＦＥＴ Ｎ
１８がオンになるから、ＮチャンネルＭＯＳＦＥＴ Ｎ
１３は、電流源として動作しない。したがって、Ｎチャ
ンネルＭＯＳＦＥＴ Ｎ１３に電流は流れない（図３の
Ｉ２の期間）。ＮチャンネルＭＯＳＦＥＴ Ｎ１３
が、電流源として動作しないことに加えて、Ｐチャンネ
ルＭＯＳＦＥＴ Ｐ６がオンしてＰチャンネルＭＯＳＦ
ＥＴ Ｐ３、Ｐ４をオフにするので、差動増幅段４２Ａ
での電力消費は無くなる。また、低レベルの電圧がＮチ
ャンネルＭＯＳＦＥＴ Ｎ１４のゲートに供給されるか
ら、ＮチャンネルＭＯＳＦＥＴ Ｎ１４に電流は流れず
（図３のＩ３の期間）、能動負荷として作用しない。
したがって、出力段４４Ａでの電力消費も無くなる。
が供給されている状態における入力回路１４Ａの動作状
態について説明する。信号Ｄが高レベルであり、信号Ｃ
が低レベルであることにより、ＮチャンネルＭＯＳＦＥ
Ｔ Ｎ１７がオフになり、ＮチャンネルＭＯＳＦＥＴ Ｎ
１８がオンになるから、ＮチャンネルＭＯＳＦＥＴ Ｎ
１３は、電流源として動作しない。したがって、Ｎチャ
ンネルＭＯＳＦＥＴ Ｎ１３に電流は流れない（図３の
Ｉ２の期間）。ＮチャンネルＭＯＳＦＥＴ Ｎ１３
が、電流源として動作しないことに加えて、Ｐチャンネ
ルＭＯＳＦＥＴ Ｐ６がオンしてＰチャンネルＭＯＳＦ
ＥＴ Ｐ３、Ｐ４をオフにするので、差動増幅段４２Ａ
での電力消費は無くなる。また、低レベルの電圧がＮチ
ャンネルＭＯＳＦＥＴ Ｎ１４のゲートに供給されるか
ら、ＮチャンネルＭＯＳＦＥＴ Ｎ１４に電流は流れず
（図３のＩ３の期間）、能動負荷として作用しない。
したがって、出力段４４Ａでの電力消費も無くなる。
【００３７】出力段４４Ａに電流が流れず、Ｐチャンネ
ルＭＯＳＦＥＴ Ｐ５ ，ＮチャンネルＭＯＳＦＥＴ Ｎ
１４ は共にオフしているため、その出力端は高インピ
ーダンス状態であるが、信号Ｄは、高レベルにあるか
ら、オア回路４５から高レベルの信号が出力される（図
３のＯＵＴの期間）。したがって、出力段４４Ａの出
力端にオア回路４５が接続されているから、入力回路１
４Ａの出力端ＯＵＴに接続されるＣＭＯＳ内部回路によ
って要求される期待値の信号をＣＭＯＳ内部回路に供給
することができる。期待値は、この例では、高レベルで
ある。ここに、期待値とは、入力回路１４Ａが入力動作
を開始するときの最初に受信する信号と同一レベルにあ
る値をいう。この入力動作開始時の受信信号初期値（期
待値）の設定が有効とされる一例としては、ＩＥＥＥ１
３９４と呼ばれる高速シリアルバスインタフェース方式
がある。ＩＥＥＥ１３９４の伝送方式は、２組の差動信
号（４本）で１つのデータ及び調停信号を転送するもの
であり、本実施例では図１の入出力回路１０Ａを２組利
用し、前記データ及び調停信号を送受信するものであ
る。ＩＥＥＥ１３９４の伝送方式では、入力回路にてデ
ータ信号を受信する前には必ずデータプリフィックスと
呼ばれる調停信号を受信し、その論理は前記２組の信号
論理は必ず、１組目は“１″で２組目は“０″であるこ
とが定義されている。したがって、入力回路１４Ａを例
えば前記１組目の入力回路とすれば、前記期待値は入力
動作を開始するときの最初に受信する信号に適合する。
一方、２組目の“０″の期待値を出力するには、入力回
路１４Ａにおいてオア回路をアンド回路に変更すると同
時に、信号Ｄを信号Ｃに変更することで容易に実現でき
る。これによって、入力回路では入力動作を開始する
際、前記調停信号の論理を誤りなく、後段のＣＭＯＳ内
部回路に伝達することができる。
ルＭＯＳＦＥＴ Ｐ５ ，ＮチャンネルＭＯＳＦＥＴ Ｎ
１４ は共にオフしているため、その出力端は高インピ
ーダンス状態であるが、信号Ｄは、高レベルにあるか
ら、オア回路４５から高レベルの信号が出力される（図
３のＯＵＴの期間）。したがって、出力段４４Ａの出
力端にオア回路４５が接続されているから、入力回路１
４Ａの出力端ＯＵＴに接続されるＣＭＯＳ内部回路によ
って要求される期待値の信号をＣＭＯＳ内部回路に供給
することができる。期待値は、この例では、高レベルで
ある。ここに、期待値とは、入力回路１４Ａが入力動作
を開始するときの最初に受信する信号と同一レベルにあ
る値をいう。この入力動作開始時の受信信号初期値（期
待値）の設定が有効とされる一例としては、ＩＥＥＥ１
３９４と呼ばれる高速シリアルバスインタフェース方式
がある。ＩＥＥＥ１３９４の伝送方式は、２組の差動信
号（４本）で１つのデータ及び調停信号を転送するもの
であり、本実施例では図１の入出力回路１０Ａを２組利
用し、前記データ及び調停信号を送受信するものであ
る。ＩＥＥＥ１３９４の伝送方式では、入力回路にてデ
ータ信号を受信する前には必ずデータプリフィックスと
呼ばれる調停信号を受信し、その論理は前記２組の信号
論理は必ず、１組目は“１″で２組目は“０″であるこ
とが定義されている。したがって、入力回路１４Ａを例
えば前記１組目の入力回路とすれば、前記期待値は入力
動作を開始するときの最初に受信する信号に適合する。
一方、２組目の“０″の期待値を出力するには、入力回
路１４Ａにおいてオア回路をアンド回路に変更すると同
時に、信号Ｄを信号Ｃに変更することで容易に実現でき
る。これによって、入力回路では入力動作を開始する
際、前記調停信号の論理を誤りなく、後段のＣＭＯＳ内
部回路に伝達することができる。
【００３８】イネーブル信号ＥＮが、高レベルから低レ
ベルへ切り替えられると、通断制御信号発生回路２２Ａ
の出力端４０から高レベルの信号Ｃが出力され、出力端
４１から低レベルの信号Ｄが出力される。そうすると、
ＮチャンネルＭＯＳＦＥＴ Ｎ１５はオフし、Ｎチャン
ネルＭＯＳＦＥＴ Ｎ１６はオンする。これにより、Ｎ
チャンネルＭＯＳＦＥＴ Ｎ３、Ｎ６は、電流源として
動作しなくなる。したがって、差動増幅段２０での電力
消費は無くなる。また、ＮチャンネルＭＯＳＦＥＴ Ｎ
６が、電流源として動作しなくなることに加えて、Ｐチ
ャンネルＭＯＳＦＥＴ Ｐ１、Ｐ２がオフするので、差
動増幅段２４での電力消費は無くなる。このとき、従来
の入出力回路と同様に、差動増幅段２４Ａの出力端Ｏ
３、Ｏ４から出力される電圧レベルは、オンしたＮチャ
ンネルＭＯＳＦＥＴ Ｎ８、Ｎ１０により大地電位とさ
れるから、出力回路１２Ａの出力段２６を構成するＮチ
ャンネルＭＯＳＦＥＴ Ｎ７、Ｎ９は、完全にオフす
る。したがって、出力段２６の出力端ＯＵＴＡ、ＯＵＴ
Ｂ間は、高インピーダンス状態に設定される。この高イ
ンタフェース状態に設定された後に、当該入出力回路の
入力回路へ自又は他の半導体集積回路から入力信号が伝
送されて来る場合の動作は、図５乃至図８を参照して説
明したところと同じである（図３の期間以降）。
ベルへ切り替えられると、通断制御信号発生回路２２Ａ
の出力端４０から高レベルの信号Ｃが出力され、出力端
４１から低レベルの信号Ｄが出力される。そうすると、
ＮチャンネルＭＯＳＦＥＴ Ｎ１５はオフし、Ｎチャン
ネルＭＯＳＦＥＴ Ｎ１６はオンする。これにより、Ｎ
チャンネルＭＯＳＦＥＴ Ｎ３、Ｎ６は、電流源として
動作しなくなる。したがって、差動増幅段２０での電力
消費は無くなる。また、ＮチャンネルＭＯＳＦＥＴ Ｎ
６が、電流源として動作しなくなることに加えて、Ｐチ
ャンネルＭＯＳＦＥＴ Ｐ１、Ｐ２がオフするので、差
動増幅段２４での電力消費は無くなる。このとき、従来
の入出力回路と同様に、差動増幅段２４Ａの出力端Ｏ
３、Ｏ４から出力される電圧レベルは、オンしたＮチャ
ンネルＭＯＳＦＥＴ Ｎ８、Ｎ１０により大地電位とさ
れるから、出力回路１２Ａの出力段２６を構成するＮチ
ャンネルＭＯＳＦＥＴ Ｎ７、Ｎ９は、完全にオフす
る。したがって、出力段２６の出力端ＯＵＴＡ、ＯＵＴ
Ｂ間は、高インピーダンス状態に設定される。この高イ
ンタフェース状態に設定された後に、当該入出力回路の
入力回路へ自又は他の半導体集積回路から入力信号が伝
送されて来る場合の動作は、図５乃至図８を参照して説
明したところと同じである（図３の期間以降）。
【００３９】このように、この例の構成によれば、入出
力回路１０Ａの出力回路１２Ａの出力端２７，２９がバ
スライン２に接続される出力端であると同時に、入力回
路１４Ａの入力端でもある入出力回路を備えた信号伝送
システムにおいて、その出力回路１２Ａの出力端を高イ
ンピーダンス状態にする制御信号（低レベルにあるイネ
ーブル信号）が出力回路１２Ａ及び入力回路１４Ａに供
給されるとき、入力回路１４Ａへの給電を生じさせてこ
れを動作させると同時に、出力回路１２Ａへの給電停止
を生じさせ、また、上記制御信号が出力回路１２Ａ及び
入力回路１４Ａに供給されないとき、出力回路１２Ａへ
の給電を生じさせてこれを動作させると同時に、入力回
路１４Ａへの給電停止を生じさせることができる。した
がって、出力回路１２Ａの出力端を高インピーダンス状
態にする制御信号を用いて出力回路１２Ａ及び入力回路
１４Ａでの電力消費を無くすことができる。また、出力
回路１２Ａの出力端を高インピーダンス状態にする制御
信号が供給されて入力回路１４Ａが動作しないとき、入
力回路１４Ａの出力端に接続された信号処理回路が入力
回路１４Ａから信号を受信するその開始時に入力回路１
４Ａから出力して欲しいレベルの信号、すなわち、期待
値の信号を上記制御信号に基づいてオア回路４５から出
力することができる。制御信号に基づく期待値の信号を
入力回路１４Ａから出力することができるから、誤デー
タをＣＭＯＳ内部回路で受信してしまう虞れはない。
力回路１０Ａの出力回路１２Ａの出力端２７，２９がバ
スライン２に接続される出力端であると同時に、入力回
路１４Ａの入力端でもある入出力回路を備えた信号伝送
システムにおいて、その出力回路１２Ａの出力端を高イ
ンピーダンス状態にする制御信号（低レベルにあるイネ
ーブル信号）が出力回路１２Ａ及び入力回路１４Ａに供
給されるとき、入力回路１４Ａへの給電を生じさせてこ
れを動作させると同時に、出力回路１２Ａへの給電停止
を生じさせ、また、上記制御信号が出力回路１２Ａ及び
入力回路１４Ａに供給されないとき、出力回路１２Ａへ
の給電を生じさせてこれを動作させると同時に、入力回
路１４Ａへの給電停止を生じさせることができる。した
がって、出力回路１２Ａの出力端を高インピーダンス状
態にする制御信号を用いて出力回路１２Ａ及び入力回路
１４Ａでの電力消費を無くすことができる。また、出力
回路１２Ａの出力端を高インピーダンス状態にする制御
信号が供給されて入力回路１４Ａが動作しないとき、入
力回路１４Ａの出力端に接続された信号処理回路が入力
回路１４Ａから信号を受信するその開始時に入力回路１
４Ａから出力して欲しいレベルの信号、すなわち、期待
値の信号を上記制御信号に基づいてオア回路４５から出
力することができる。制御信号に基づく期待値の信号を
入力回路１４Ａから出力することができるから、誤デー
タをＣＭＯＳ内部回路で受信してしまう虞れはない。
【００４０】以上、この発明の実施例を図面を参照して
詳述して来たが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、イネーブル信号の出力回路１２Ａ及び入力
回路１４Ａへの供給を１つの入力端でなく、別々の入力
端から供給するようにしてもよい。また、出力回路を非
動作状態にして出力端を高インピーダンス状態にすると
同時に、入力回路を動作状態にする信号と、出力回路を
動作状態にすると同時に、入力回路を非動作状態にする
信号とを別々の信号としてもよい。また、イネーブル信
号による通断制御は、電流源に直列に介挿したスイッチ
素子による通断制御であってもよい。また、期待値の信
号として、低レベルの電圧を出力するようにしてもよ
い。期待値出力回路としては、アンド回路が用いられ
る。
詳述して来たが、この発明の具体的な構成は、これらの
実施例に限られるものではなく、この発明の要旨を逸脱
しない範囲の設計の変更等があってもこの発明に含まれ
る。例えば、イネーブル信号の出力回路１２Ａ及び入力
回路１４Ａへの供給を１つの入力端でなく、別々の入力
端から供給するようにしてもよい。また、出力回路を非
動作状態にして出力端を高インピーダンス状態にすると
同時に、入力回路を動作状態にする信号と、出力回路を
動作状態にすると同時に、入力回路を非動作状態にする
信号とを別々の信号としてもよい。また、イネーブル信
号による通断制御は、電流源に直列に介挿したスイッチ
素子による通断制御であってもよい。また、期待値の信
号として、低レベルの電圧を出力するようにしてもよ
い。期待値出力回路としては、アンド回路が用いられ
る。
【００４１】
【発明の効果】以上説明したように、この発明の構成に
よれば、出力回路の出力端と入力回路の入力端とを接続
している入出力回路や入出力回路を備えた信号伝送シス
テムにおいて、その出力回路の出力端を高インピーダン
ス状態にする制御信号を出力回路及び入力回路に供給し
たとき、入力回路への給電を生じさせてこれを動作させ
ると同時に、出力回路への給電停止を生じさせ、また、
上記制御信号が出力回路及び入力回路に供給されないと
き、出力回路への給電を生じさせてこれを動作させると
同時に、入力回路への給電停止を生じさせるようにし
て、制御信号が出力回路の出力端を高インピーダンス状
態にする信号であると同時に、出力回路及び入力回路で
の通断制御信号でもあるようにしたので、上記制御信号
によって、出力回路が動作しないときその出力端に高イ
ンピーダンス状態を提供できると同時に、入力回路での
節電も達成することができる。また、入力回路の動作時
に、出力回路の節電を達成することができる。また、出
力回路の出力端を高インピーダンス状態にする制御信号
に基づいた期待値の信号を出力可能な回路に入力回路を
構成したので、該制御信号に基づいた期待値の信号を入
力回路から出力することができる。したがって、入力回
路に接続された信号処理回路で誤データを受信してしま
う虞れはない。
よれば、出力回路の出力端と入力回路の入力端とを接続
している入出力回路や入出力回路を備えた信号伝送シス
テムにおいて、その出力回路の出力端を高インピーダン
ス状態にする制御信号を出力回路及び入力回路に供給し
たとき、入力回路への給電を生じさせてこれを動作させ
ると同時に、出力回路への給電停止を生じさせ、また、
上記制御信号が出力回路及び入力回路に供給されないと
き、出力回路への給電を生じさせてこれを動作させると
同時に、入力回路への給電停止を生じさせるようにし
て、制御信号が出力回路の出力端を高インピーダンス状
態にする信号であると同時に、出力回路及び入力回路で
の通断制御信号でもあるようにしたので、上記制御信号
によって、出力回路が動作しないときその出力端に高イ
ンピーダンス状態を提供できると同時に、入力回路での
節電も達成することができる。また、入力回路の動作時
に、出力回路の節電を達成することができる。また、出
力回路の出力端を高インピーダンス状態にする制御信号
に基づいた期待値の信号を出力可能な回路に入力回路を
構成したので、該制御信号に基づいた期待値の信号を入
力回路から出力することができる。したがって、入力回
路に接続された信号処理回路で誤データを受信してしま
う虞れはない。
【図１】この発明の実施例である入出力回路を備えた信
号伝送システムの入出力回路の構成を示す図である。
号伝送システムの入出力回路の構成を示す図である。
【図２】同入出力回路の通断制御回路の構成を示す図で
ある。
ある。
【図３】同入出力回路の動作を説明するタイミングチャ
ートである。
ートである。
【図４】従来の半導体集積回路を用いた信号伝送システ
ムの構成を示す図である。
ムの構成を示す図である。
【図５】同信号伝送システムの入出力回路の構成を示す
図である。
図である。
【図６】同信号伝送システムの入力信号供給回路を示す
図である。
図である。
【図７】同信号伝送システムのイネーブル／ディスエイ
ブル切り替え回路の構成を示す図である。
ブル切り替え回路の構成を示す図である。
【図８】同信号伝送システムの入出力回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
２ バスライン １０Ａ 入出力回路 １２Ａ 出力回路 １４Ａ 入力回路 １９ 通断制御回路（出力回路の給電制御回路） ２７ 出力端 ２９ 出力端 ４５ オア回路（期待値出力回路） ４７ 通断制御回路（入力回路の給電制御回路） ＩＣ１，ＩＣ２，… 半導体集積回路
Claims (16)
- 【請求項１】 電流源を有する入力回路であって、 入力動作を生じさせる信号が供給されくなったとき、該
信号が供給されなくなったことに基づいて前記入力回路
へ給電する前記電流源を停止させることを特徴とする入
力回路。 - 【請求項２】 電流源を有する出力回路であって、 出力動作を生じさせる信号が供給されくなったとき、該
信号が供給されなくなったことに基づいて前記出力回路
へ給電する前記電流源を停止させることを特徴とする出
力回路。 - 【請求項３】 出力回路、及び該出力回路の出力端が入
力端に接続された入力回路を有し、制御信号が前記出力
回路に供給されるとき、前記出力回路の出力端が高イン
ピーダンス状態とされる入出力回路であって、 前記制御信号が前記入力回路に供給されるとき前記入力
回路へ給電し、前記制御信号が供給されないとき前記入
力回路へ給電する電流源を停止する給電制御回路を前記
入力回路に設けたことを特徴とする入出力回路。 - 【請求項４】 前記制御信号を１つの信号端から前記入
力回路及び前記出力回路へ供給することを特徴とする請
求項３記載の入出力回路。 - 【請求項５】 前記入力回路に設けた給電制御回路は、
前記入力回路を構成する差動増幅段の電流源のオン／オ
フを生じさせる回路であることを特徴とする請求項３又
は４記載の入出力回路。 - 【請求項６】 前記入力回路に設けた給電制御回路は、
前記入力回路を構成する出力段の能動負荷のオン／オフ
を生じさせる回路であることを特徴とする請求項３、
４、又は５記載の入出力回路。 - 【請求項７】 前記制御信号が前記出力回路に供給され
ないとき前記出力回路へ給電し、前記制御信号が前記出
力回路に供給されるとき前記出力回路へ給電する電流源
を停止する給電制御回路を前記出力回路に設けたことを
特徴とする請求項３又は４記載の入出力回路。 - 【請求項８】 前記出力回路は、前記電流源を含む差動
増幅段から構成され、かつ、前記出力回路に設けた給電
制御回路は、前記差動増幅段に含まれる前記電流源のオ
ン／オフを生じさせる回路であることを特徴とする請求
項７記載の入出力回路。 - 【請求項９】 前記制御信号に基づいた期待値の信号を
出力する信号出力回路を前記入力回路に設け、供給され
た前記制御信号に基づいて前記信号出力回路から前記入
力回路の出力端に期待値の信号を出力することを特徴と
する請求項３乃至８のいずれか１に記載の入出力回路。 - 【請求項１０】 出力回路、及び該出力回路の出力端が
入力端に接続された入力回路を有し、制御信号が前記出
力回路に供給されるとき、前記出力回路の出力端が高イ
ンピーダンス状態とされる入出力回路を少なくとも１つ
有する半導体集積回路と、該半導体集積回路の出力回路
の出力端及び入力回路の入力端を接続したバスラインと
を有する入出力回路を備えた信号伝送システムであっ
て、 前記制御信号が前記入力回路に供給されるとき前記入力
回路に給電し、前記制御信号が前記入力回路に供給され
ないとき前記入力回路へ給電する電流源を停止する給電
制御回路を前記入力回路に設けたことを特徴とする入出
力回路を備えた信号伝送システム。 - 【請求項１１】 前記制御信号が前記出力回路に供給さ
れないとき前記出力回路に給電し、前記制御信号が前記
出力回路に供給されるとき前記出力回路へ給電する電流
源を停止する給電制御回路を前記出力回路に設けたこと
を特徴とする請求項１０記載の入出力回路を備えた信号
伝送システム。 - 【請求項１２】 前記制御信号を１つの信号端から前記
入力回路及び前記出力回路へ供給することを特徴とする
請求項１０又は１１記載の入出力回路を備えた信号伝送
システム。 - 【請求項１３】 前記制御信号に基づいた期待値の信号
を出力する信号出力回路を前記入力回路に設け、供給さ
れた前記制御信号に基づいて前記信号出力回路から前記
入力回路の出力端に前記期待値の信号を出力することを
特徴とする請求項１０、１１又は１２記載の入出力回路
を備えた信号伝送システム。 - 【請求項１４】 前記入力回路は、前記電流源を含む差
動増幅段から構成され、かつ、前記入力回路に設けた給
電制御回路は、前記差動増幅段に含まれる前記電流源の
オン／オフを生じさせる回路であることを特徴とする請
求項１０、１１、１２、又は１３記載の入出力回路を備
えた信号伝送システム。 - 【請求項１５】 前記入力回路に設けた給電制御回路
は、前記入力回路を構成する出力段の能動負荷のオン／
オフを生じさせる回路であることを特徴とする請求項１
０乃至１４のいずれか１に記載の入出力回路を備えた信
号伝送システム。 - 【請求項１６】 前記出力回路は、前記電流源を含む差
動増幅段から構成され、かつ、前記出力回路に設けた給
電制御回路は、前記差動増幅段に含まれる前記電流源の
オン／オフを生じさせる回路であることを特徴とする請
求項１１乃至１５のいずれか１に記載の入出力回路を備
えた信号伝送システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10353564A JP2000183719A (ja) | 1998-12-11 | 1998-12-11 | 入力回路、出力回路及び入出力回路、並びに該入出力回路を備えた信号伝送システム |
| KR1019990056468A KR100360507B1 (ko) | 1998-12-11 | 1999-12-10 | 입력 회로, 출력 회로 및 입출력 회로와 상기 입출력회로를 사용하는 신호 전송 시스템 |
| US09/458,055 US6366126B1 (en) | 1998-12-11 | 1999-12-10 | Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit |
| EP99124680A EP1009136B1 (en) | 1998-12-11 | 1999-12-10 | Controlled current source for line drivers and receivers |
| DE69937034T DE69937034T2 (de) | 1998-12-11 | 1999-12-10 | Gesteuerte Stromquelle für Leitungstreiber beziehungsweise Leitungsempfänger |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10353564A JP2000183719A (ja) | 1998-12-11 | 1998-12-11 | 入力回路、出力回路及び入出力回路、並びに該入出力回路を備えた信号伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183719A true JP2000183719A (ja) | 2000-06-30 |
Family
ID=18431698
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10353564A Pending JP2000183719A (ja) | 1998-12-11 | 1998-12-11 | 入力回路、出力回路及び入出力回路、並びに該入出力回路を備えた信号伝送システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6366126B1 (ja) |
| EP (1) | EP1009136B1 (ja) |
| JP (1) | JP2000183719A (ja) |
| KR (1) | KR100360507B1 (ja) |
| DE (1) | DE69937034T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006235452A (ja) * | 2005-02-28 | 2006-09-07 | Sanyo Epson Imaging Devices Corp | 表示パネル駆動装置、表示装置、差動伝送システムおよび差動信号出力装置 |
| KR100622322B1 (ko) * | 2000-01-27 | 2006-09-13 | 간지 오쯔까 | 드라이버 회로, 수신기 회로, 및 신호 전송 버스 시스템 |
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