JPH04256217A - スリーステート型ｅｃｌゲート - Google Patents
スリーステート型ｅｃｌゲートInfo
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- JPH04256217A JPH04256217A JP3017386A JP1738691A JPH04256217A JP H04256217 A JPH04256217 A JP H04256217A JP 3017386 A JP3017386 A JP 3017386A JP 1738691 A JP1738691 A JP 1738691A JP H04256217 A JPH04256217 A JP H04256217A
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- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、通常状態における反転
出力及び非反転出力のいずれも低レベルにすることがで
きるスリーステート型ＥＣＬゲートに関する。
出力及び非反転出力のいずれも低レベルにすることがで
きるスリーステート型ＥＣＬゲートに関する。
【０００２】
【従来の技術】ＥＣＬゲートは、高速動作に適した回路
であるが、消費電力が比較的大きいので、半導体集積回
路の高集積化を進めるためには消費電力の低減化が望ま
れる。
であるが、消費電力が比較的大きいので、半導体集積回
路の高集積化を進めるためには消費電力の低減化が望ま
れる。
【０００３】図４は従来のスリーステート型ＥＣＬゲー
トを示す。
トを示す。
【０００４】通常のＥＣＬゲートは、差動増幅回路１０
と、差動増幅回路１０の出力段に接続されたエミッタホ
ロワ型の出力バッファ回路２０とからなる。差動増幅回
路１０は、抵抗Ｒ１１及びＲ１２の一端が共に電源供給
線Ｖｃｃに接続され、抵抗Ｒ１１及びＲ１２の他端がそ
れぞれ差動ＮＰＮ型トランジスタＴ１１及びＴ１２のコ
レクタに接続され、差動ＮＰＮ型トランジスタＴ１１及
びＴ１２のエミッタが共にＮＰＮ型トランジスタＴ１３
のコレクタに接続され、ＮＰＮ型トランジスタＴ１３の
エミッタが抵抗Ｒ１３を介してグランド線ＧＮＤに接続
されている。一方、出力バッファ回路２０は、ＮＰＮ型
トランジスタＴ２１及びＴ２２のコレクタが共に電源供
給線Ｖｃｃに接続され、ＮＰＮ型トランジスタＴ２１及
びＴ２２のベースがそれぞれ差動ＮＰＮ型トランジスタ
Ｔ１１及びＴ１２のコレクタに接続されている。差動Ｎ
ＰＮ型トランジスタＴ１１のベースは信号入力端ＩＮ１
に接続され、ＮＰＮ型トランジスタＴ２１及びＴ２２の
エミッタはそれぞれ信号出力端ＯＵＴ１及びＯＵＴ２に
接続されている。また、差動ＮＰＮ型トランジスタＴ１
２のベースには参照電圧Ｖｒ が印加され、ＮＰＮ型ト
ランジスタＴ１３のベースには、ＮＰＮ型トランジスタ
Ｔ１３と抵抗Ｒ１３とで構成される電流源の電流を定め
る電圧Ｖｃｓが印加される。電源供給線Ｖｃｃは、この
例ではＴＴＬゲートとＥＣＬゲートとの複合回路に対す
る電源を単一にするために、５Ｖにされる。
と、差動増幅回路１０の出力段に接続されたエミッタホ
ロワ型の出力バッファ回路２０とからなる。差動増幅回
路１０は、抵抗Ｒ１１及びＲ１２の一端が共に電源供給
線Ｖｃｃに接続され、抵抗Ｒ１１及びＲ１２の他端がそ
れぞれ差動ＮＰＮ型トランジスタＴ１１及びＴ１２のコ
レクタに接続され、差動ＮＰＮ型トランジスタＴ１１及
びＴ１２のエミッタが共にＮＰＮ型トランジスタＴ１３
のコレクタに接続され、ＮＰＮ型トランジスタＴ１３の
エミッタが抵抗Ｒ１３を介してグランド線ＧＮＤに接続
されている。一方、出力バッファ回路２０は、ＮＰＮ型
トランジスタＴ２１及びＴ２２のコレクタが共に電源供
給線Ｖｃｃに接続され、ＮＰＮ型トランジスタＴ２１及
びＴ２２のベースがそれぞれ差動ＮＰＮ型トランジスタ
Ｔ１１及びＴ１２のコレクタに接続されている。差動Ｎ
ＰＮ型トランジスタＴ１１のベースは信号入力端ＩＮ１
に接続され、ＮＰＮ型トランジスタＴ２１及びＴ２２の
エミッタはそれぞれ信号出力端ＯＵＴ１及びＯＵＴ２に
接続されている。また、差動ＮＰＮ型トランジスタＴ１
２のベースには参照電圧Ｖｒ が印加され、ＮＰＮ型ト
ランジスタＴ１３のベースには、ＮＰＮ型トランジスタ
Ｔ１３と抵抗Ｒ１３とで構成される電流源の電流を定め
る電圧Ｖｃｓが印加される。電源供給線Ｖｃｃは、この
例ではＴＴＬゲートとＥＣＬゲートとの複合回路に対す
る電源を単一にするために、５Ｖにされる。
【０００５】上記構成において、信号入力端ＩＮ１に参
照電圧Ｖｒ よりも高い電圧を供給すると、信号出力端
ＯＵＴ１が低レベル、信号出力端ＯＵＴ２が高レベルと
なり、逆に、信号入力端ＩＮ１に参照電圧Ｖｒ よりも
低い電圧を供給すると、信号出力端ＯＵＴ１が高レベル
、信号出力端ＯＵＴ２が低レベルとなるこのようなＥＣ
Ｌゲートを複数備え、これらの出力を互いに直接接続す
ることによりワイヤードオア回路を構成することができ
る。 ここで、あるＥＣＬゲートの出力がその入力レベルによ
らず常に低レベルにしておきたい場合がある。
照電圧Ｖｒ よりも高い電圧を供給すると、信号出力端
ＯＵＴ１が低レベル、信号出力端ＯＵＴ２が高レベルと
なり、逆に、信号入力端ＩＮ１に参照電圧Ｖｒ よりも
低い電圧を供給すると、信号出力端ＯＵＴ１が高レベル
、信号出力端ＯＵＴ２が低レベルとなるこのようなＥＣ
Ｌゲートを複数備え、これらの出力を互いに直接接続す
ることによりワイヤードオア回路を構成することができ
る。 ここで、あるＥＣＬゲートの出力がその入力レベルによ
らず常に低レベルにしておきたい場合がある。
【０００６】このような場合、図示の如く、差動ＮＰＮ
型トランジスタＴ１１及びＴ１２のコレクタをそれぞれ
ショットキーダイオードＤ４１及びＤ４２のアノードに
接続し、ショットキーダイオードＤ４１及びＤ４２のカ
ソードを共にダイオードＤ４３、Ｄ４４を介して状態制
御バッファ回路３０のＮＰＮ型ショットキートランジス
タＴ３２のコレクタに接続して構成したスリーステート
型ＥＣＬゲートが用いられる。この状態制御バッファ回
路３０は、入力電圧と出力電圧のレベルを調節するため
のインバータである。
型トランジスタＴ１１及びＴ１２のコレクタをそれぞれ
ショットキーダイオードＤ４１及びＤ４２のアノードに
接続し、ショットキーダイオードＤ４１及びＤ４２のカ
ソードを共にダイオードＤ４３、Ｄ４４を介して状態制
御バッファ回路３０のＮＰＮ型ショットキートランジス
タＴ３２のコレクタに接続して構成したスリーステート
型ＥＣＬゲートが用いられる。この状態制御バッファ回
路３０は、入力電圧と出力電圧のレベルを調節するため
のインバータである。
【０００７】ショットキーダイオードＤ４１及びＤ４２
の端子間電圧はいずれも０．４〜０．５Ｖ程度であり、
ダイオードＤ４３及びＤ４４の端子間電圧はいずれも０
．７〜０．８Ｖ程度である。差動ＮＰＮ型トランジスタ
Ｔ１１及びＴ１２のコレクタは、高レベルで５Ｖ程度と
なり、低レベルで４Ｖ程度となる。一方、状態制御バッ
ファ回路３０は、制御入力端ＩＮ２を高レベルにすると
出力が０．４Ｖ程度となり、制御入力端ＩＮ２を低レベ
ルにすると出力が５Ｖ程度となる。
の端子間電圧はいずれも０．４〜０．５Ｖ程度であり、
ダイオードＤ４３及びＤ４４の端子間電圧はいずれも０
．７〜０．８Ｖ程度である。差動ＮＰＮ型トランジスタ
Ｔ１１及びＴ１２のコレクタは、高レベルで５Ｖ程度と
なり、低レベルで４Ｖ程度となる。一方、状態制御バッ
ファ回路３０は、制御入力端ＩＮ２を高レベルにすると
出力が０．４Ｖ程度となり、制御入力端ＩＮ２を低レベ
ルにすると出力が５Ｖ程度となる。
【０００８】したがって、制御入力端ＩＮ２を低レベル
にすると、スリーステート型ＥＣＬゲートは通常のＥＣ
Ｌゲートとして機能するが、制御入力端ＩＮ２を高レベ
ルにすると、例えば信号入力端ＩＮ１が高レベルの場合
には、抵抗Ｒ１１に流れる電流と同程度の電流が抵抗Ｒ
１２、ショットキーダイオードＤ４２ 、ダイオード
Ｄ４３、Ｄ４４を介してＮＰＮ型ショットキートランジ
スタＴ３２のコレクタ・エミッタ間を流れる。これによ
り、信号出力端ＯＵＴ１及びＯＵＴ２はいずれも低レベ
ルとなり、いわゆるＺ状態となる。
にすると、スリーステート型ＥＣＬゲートは通常のＥＣ
Ｌゲートとして機能するが、制御入力端ＩＮ２を高レベ
ルにすると、例えば信号入力端ＩＮ１が高レベルの場合
には、抵抗Ｒ１１に流れる電流と同程度の電流が抵抗Ｒ
１２、ショットキーダイオードＤ４２ 、ダイオード
Ｄ４３、Ｄ４４を介してＮＰＮ型ショットキートランジ
スタＴ３２のコレクタ・エミッタ間を流れる。これによ
り、信号出力端ＯＵＴ１及びＯＵＴ２はいずれも低レベ
ルとなり、いわゆるＺ状態となる。
【０００９】
【発明が解決しようとする課題】しかしながら、このＺ
状態においては、電流消費量が通常の状態の２倍以上に
なるため、半導体集積回路の高集積化を妨げる原因とな
る。
状態においては、電流消費量が通常の状態の２倍以上に
なるため、半導体集積回路の高集積化を妨げる原因とな
る。
【００１０】本発明の目的は、このような問題点に鑑み
、消費電流を低減することができるスリーステート型Ｅ
ＣＬゲートを提供することにある。
、消費電流を低減することができるスリーステート型Ｅ
ＣＬゲートを提供することにある。
【００１１】
【課題を解決するための手段及びその作用】図１は、本
発明に係るスリーステート型ＥＣＬゲートの原理構成を
示す。
発明に係るスリーステート型ＥＣＬゲートの原理構成を
示す。
【００１２】このスリーステート型ＥＣＬゲートは、第
１及び第２の差動トランジスタＴ１、Ｔ２を備えた差動
増幅回路１と、状態制御信号ＳＣに応じて差動増幅回路
１の反転出力及び非反転出力を共に低レベルにする状態
制御回路２とを有する。
１及び第２の差動トランジスタＴ１、Ｔ２を備えた差動
増幅回路１と、状態制御信号ＳＣに応じて差動増幅回路
１の反転出力及び非反転出力を共に低レベルにする状態
制御回路２とを有する。
【００１３】この状態制御回路２は、第１差動トランジ
スタＴ１の電流入力端と電源供給線Ｖｃ との間の配線
に介装され状態制御信号ＳＣによりオン・オフされる第
１スイッチ手段ＳＷ１と、第２差動トランジスタＴ２の
電流入力端と電源供給線Ｖｃ との間の配線に介装され
状態制御信号ＳＣによりオン・オフされる第２スイッチ
手段ＳＷ２と、共通バイパス回路３とを備えている。共
通バイパス回路３は、電源供給線Ｖｃ と第１及び第２
の差動トランジスタＴ１、Ｔ２の電流入力端との間に共
通抵抗Ｒ３と第３スイッチ手段ＳＷ３とが直列に接続さ
れ、状態制御信号ＳＣに応じて第３スイッチ手段ＳＷ３
をオン状態にすることにより第１及び第２の差動トラン
ジスタＴ１、Ｔ２の電流入力端を共に低レベルにし、状
態制御信号ＳＣに応じて第３スイッチ手段ＳＷ３をオフ
状態にすることにより第１差動トランジスタＴ１の電流
入力端と第２差動トランジスタＴ２の電流入力端との間
を絶縁させる構成となっている。図中、Ｒ１及びＲ２は
論理振幅を得るための抵抗であり、４は電流源であって
、いずれも差動増幅回路１の構成要素である。
スタＴ１の電流入力端と電源供給線Ｖｃ との間の配線
に介装され状態制御信号ＳＣによりオン・オフされる第
１スイッチ手段ＳＷ１と、第２差動トランジスタＴ２の
電流入力端と電源供給線Ｖｃ との間の配線に介装され
状態制御信号ＳＣによりオン・オフされる第２スイッチ
手段ＳＷ２と、共通バイパス回路３とを備えている。共
通バイパス回路３は、電源供給線Ｖｃ と第１及び第２
の差動トランジスタＴ１、Ｔ２の電流入力端との間に共
通抵抗Ｒ３と第３スイッチ手段ＳＷ３とが直列に接続さ
れ、状態制御信号ＳＣに応じて第３スイッチ手段ＳＷ３
をオン状態にすることにより第１及び第２の差動トラン
ジスタＴ１、Ｔ２の電流入力端を共に低レベルにし、状
態制御信号ＳＣに応じて第３スイッチ手段ＳＷ３をオフ
状態にすることにより第１差動トランジスタＴ１の電流
入力端と第２差動トランジスタＴ２の電流入力端との間
を絶縁させる構成となっている。図中、Ｒ１及びＲ２は
論理振幅を得るための抵抗であり、４は電流源であって
、いずれも差動増幅回路１の構成要素である。
【００１４】第３スイッチ手段ＳＷ３をオフにし、第１
スイッチ手段ＳＷ１及び第２スイッチ手段ＳＷ２をオン
にすると、通常のＥＣＬゲートとして機能する。これと
逆に、第３スイッチ手段ＳＷ３をオンにし、第１スイッ
チ手段ＳＷ１及び第２スイッチ手段ＳＷ２をオフにする
と、電流が電源供給線Ｖｃ から共通抵抗Ｒ３を通って
電圧が降下し、第１及び第２の差動トランジスタＴ１、
Ｔ２の電流入力端が共に低レベルになる。この状態（Ｚ
状態）では、抵抗Ｒ１及びＲ２には電流が流れず、共通
抵抗Ｒ３を流れる電流は、通常の状態で抵抗Ｒ１又は抵
抗Ｒ２に流れる電流にほぼ等しくなる。したがって、Ｚ
状態での消費電流は、従来のスリーステート型ＥＣＬゲ
ートのＺ状態での消費電流の約半分又は半分以下となる
。
スイッチ手段ＳＷ１及び第２スイッチ手段ＳＷ２をオン
にすると、通常のＥＣＬゲートとして機能する。これと
逆に、第３スイッチ手段ＳＷ３をオンにし、第１スイッ
チ手段ＳＷ１及び第２スイッチ手段ＳＷ２をオフにする
と、電流が電源供給線Ｖｃ から共通抵抗Ｒ３を通って
電圧が降下し、第１及び第２の差動トランジスタＴ１、
Ｔ２の電流入力端が共に低レベルになる。この状態（Ｚ
状態）では、抵抗Ｒ１及びＲ２には電流が流れず、共通
抵抗Ｒ３を流れる電流は、通常の状態で抵抗Ｒ１又は抵
抗Ｒ２に流れる電流にほぼ等しくなる。したがって、Ｚ
状態での消費電流は、従来のスリーステート型ＥＣＬゲ
ートのＺ状態での消費電流の約半分又は半分以下となる
。
【００１５】上記共通バイパス回路３は、例えば図１に
示す如く、カソードが第１差動トランジスタＴ１の電流
入力端に接続された第１ダイオードＤ１と、カソードが
第２差動トランジスタＴ２の電流入力端に接続された第
２ダイオードＤ２とを有し、第１ダイオードＤ１のアノ
ードと第２ダイオードＤ２のアノードが共に、共通抵抗
Ｒ３と第３スイッチ手段ＳＷ３との直列回路の一端に接
続され、該直列回路の他端が電源供給線Ｖｃ に接続さ
れている。
示す如く、カソードが第１差動トランジスタＴ１の電流
入力端に接続された第１ダイオードＤ１と、カソードが
第２差動トランジスタＴ２の電流入力端に接続された第
２ダイオードＤ２とを有し、第１ダイオードＤ１のアノ
ードと第２ダイオードＤ２のアノードが共に、共通抵抗
Ｒ３と第３スイッチ手段ＳＷ３との直列回路の一端に接
続され、該直列回路の他端が電源供給線Ｖｃ に接続さ
れている。
【００１６】共通バイパス回路３は、第１及び第２ダイ
オードＤ１、Ｄ２の代りにそれぞれスイッチ手段Ｓ３と
同一構成のものを用いる構成であってもよいが、この構
成よりも上記構成の場合の方がより簡単になる。
オードＤ１、Ｄ２の代りにそれぞれスイッチ手段Ｓ３と
同一構成のものを用いる構成であってもよいが、この構
成よりも上記構成の場合の方がより簡単になる。
【００１７】なお、第１スイッチ手段ＳＷ１及び第２ス
イッチ手段ＳＷ２は、両者を１つのスイッチ素子で構成
してもよい。また、図１では、第１及び第２の差動トラ
ンジスタＴ１、Ｔ２をＮＰＮ型バイポーラトランジスタ
で表しているが、これらはＭＯＳトランジスタであって
もよい。
イッチ手段ＳＷ２は、両者を１つのスイッチ素子で構成
してもよい。また、図１では、第１及び第２の差動トラ
ンジスタＴ１、Ｔ２をＮＰＮ型バイポーラトランジスタ
で表しているが、これらはＭＯＳトランジスタであって
もよい。
【００１８】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１９】（１）第１実施例
図２は第１実施例のスリーステート型ＥＣＬゲートを示
す。図４と同一構成要素には同一符号を付してその説明
を省略する。
す。図４と同一構成要素には同一符号を付してその説明
を省略する。
【００２０】このスリーステート型ＥＣＬゲートでは、
論理振幅を得るための抵抗Ｒ１１及びＲ１２の一端がそ
れぞれｎチャンネルＭＯＳトランジスタＴ１４及びＴ１
５を介して共に電源供給線Ｖｃｃに接続されている。ま
た、差動ＮＰＮ型トランジスタＴ１１及びＴ１２のコレ
クタにそれぞれダイオードＤ１１及びＤ１２のカソード
が接続され、ダイオードＤ１１及びＤ１２のアノードが
共に共通抵抗Ｒ１４の一端に接続され、共通抵抗Ｒ１４
の他端がｐチャンネルＭＯＳトランジスタＴ１６を介し
て電源供給線Ｖｃｃに接続されている。ｎチャンネルＭ
ＯＳトランジスタＴ１４、Ｔ１５及びｐチャンネルＭＯ
ＳトランジスタＴ１６のゲートは共通に、状態制御バッ
ファ回路３０の出力端であるＮＰＮ型ショットキートラ
ンジスタＴ３２のコレクタに接続されている。このスリ
ーステート型ＥＣＬゲートには、図４に示すようなショ
ットキーダイオードＤ４１、Ｄ４２、ダイオードＤ４３
及びＤ４４は用いられていない。他の点は図４のスリー
ステート型ＥＣＬゲートと同一である。
論理振幅を得るための抵抗Ｒ１１及びＲ１２の一端がそ
れぞれｎチャンネルＭＯＳトランジスタＴ１４及びＴ１
５を介して共に電源供給線Ｖｃｃに接続されている。ま
た、差動ＮＰＮ型トランジスタＴ１１及びＴ１２のコレ
クタにそれぞれダイオードＤ１１及びＤ１２のカソード
が接続され、ダイオードＤ１１及びＤ１２のアノードが
共に共通抵抗Ｒ１４の一端に接続され、共通抵抗Ｒ１４
の他端がｐチャンネルＭＯＳトランジスタＴ１６を介し
て電源供給線Ｖｃｃに接続されている。ｎチャンネルＭ
ＯＳトランジスタＴ１４、Ｔ１５及びｐチャンネルＭＯ
ＳトランジスタＴ１６のゲートは共通に、状態制御バッ
ファ回路３０の出力端であるＮＰＮ型ショットキートラ
ンジスタＴ３２のコレクタに接続されている。このスリ
ーステート型ＥＣＬゲートには、図４に示すようなショ
ットキーダイオードＤ４１、Ｄ４２、ダイオードＤ４３
及びＤ４４は用いられていない。他の点は図４のスリー
ステート型ＥＣＬゲートと同一である。
【００２１】抵抗Ｒ１１及びＲ１２の抵抗値は互いに等
しく、共通抵抗Ｒ１４の抵抗値はこれらにほぼ等しい。 すなわち、共通抵抗Ｒ１４の抵抗値は、例えば信号入力
端ＩＮ１が高レベルの場合において、Ｚ状態でｐチャン
ネルＭＯＳトランジスタＴ１６、共通抵抗Ｒ１４及びダ
イオードＤ１１に流れる電流による電圧降下が、通常の
状態でｎチャンネルＭＯＳトランジスタＴ１４及び抵抗
Ｒ１１に流れる電流による電圧降下以上となるように選
定されている。
しく、共通抵抗Ｒ１４の抵抗値はこれらにほぼ等しい。 すなわち、共通抵抗Ｒ１４の抵抗値は、例えば信号入力
端ＩＮ１が高レベルの場合において、Ｚ状態でｐチャン
ネルＭＯＳトランジスタＴ１６、共通抵抗Ｒ１４及びダ
イオードＤ１１に流れる電流による電圧降下が、通常の
状態でｎチャンネルＭＯＳトランジスタＴ１４及び抵抗
Ｒ１１に流れる電流による電圧降下以上となるように選
定されている。
【００２２】次に、上記の如く構成されたスリーステー
ト型ＥＣＬゲートの動作を説明する。
ト型ＥＣＬゲートの動作を説明する。
【００２３】制御入力端ＩＮ２を低レベルにすると、ｎ
チャンネルＭＯＳトランジスタＴ１４及びＴ１５が共に
導通状態となり、ｐチャンネルＭＯＳトランジスタＴ１
６が遮断状態となるので、従来と同様に通常のＥＣＬゲ
ートとして機能する。これに対し、制御入力端ＩＮ２を
高レベルにすると、ｎチャンネルＭＯＳトランジスタＴ
１４及びＴ１５が遮断状態となり、ｐチャンネルＭＯＳ
トランジスタＴ１６が導通状態となる。この場合、電流
は、電源供給線ＶｃｃからｐチャンネルＭＯＳトランジ
スタＴ１６、共通抵抗Ｒ１４を介してダイオードＤ１１
及びＤ１２に流れる。信号入力端ＩＮ１が高レベルの場
合には、ダイオードＤ１２に流れる電流はＮＰＮ型トラ
ンジスタＴ２２のベース電流にほぼ等しく、ダイオード
Ｄ１１に流れる電流は、通常の状態で抵抗Ｒ１３に流れ
る電流にほぼ等しい。信号入力端ＩＮ１が低レベルの場
合には、ダイオードＤ１１に流れる電流はＮＰＮ型トラ
ンジスタＴ２１のベース電流にほぼ等しく、ダイオード
Ｄ１２に流れる電流は、通常の状態で抵抗Ｒ１３に流れ
る電流にほぼ等しい。いずれの場合も、ダイオードＤ１
１及びＤ１２の端子間電圧は０．７〜０．８Ｖ程度であ
る。
チャンネルＭＯＳトランジスタＴ１４及びＴ１５が共に
導通状態となり、ｐチャンネルＭＯＳトランジスタＴ１
６が遮断状態となるので、従来と同様に通常のＥＣＬゲ
ートとして機能する。これに対し、制御入力端ＩＮ２を
高レベルにすると、ｎチャンネルＭＯＳトランジスタＴ
１４及びＴ１５が遮断状態となり、ｐチャンネルＭＯＳ
トランジスタＴ１６が導通状態となる。この場合、電流
は、電源供給線ＶｃｃからｐチャンネルＭＯＳトランジ
スタＴ１６、共通抵抗Ｒ１４を介してダイオードＤ１１
及びＤ１２に流れる。信号入力端ＩＮ１が高レベルの場
合には、ダイオードＤ１２に流れる電流はＮＰＮ型トラ
ンジスタＴ２２のベース電流にほぼ等しく、ダイオード
Ｄ１１に流れる電流は、通常の状態で抵抗Ｒ１３に流れ
る電流にほぼ等しい。信号入力端ＩＮ１が低レベルの場
合には、ダイオードＤ１１に流れる電流はＮＰＮ型トラ
ンジスタＴ２１のベース電流にほぼ等しく、ダイオード
Ｄ１２に流れる電流は、通常の状態で抵抗Ｒ１３に流れ
る電流にほぼ等しい。いずれの場合も、ダイオードＤ１
１及びＤ１２の端子間電圧は０．７〜０．８Ｖ程度であ
る。
【００２４】したがって、信号入力端ＩＮ１のレベルに
よらず信号出力端ＯＵＴ１及びＯＵＴ２が低レベルとな
り、スリーステート型ＥＣＬゲートがいわゆるＺ状態と
なる。また、このＺ状態では、抵抗Ｒ１１及びＲ１２に
は電流が流れず、共通抵抗Ｒ１４を流れる電流は、通常
の状態で抵抗Ｒ１３に流れる電流にほぼ等しくなり、消
費電流は、図４に示す従来のスリーステート型ＥＣＬゲ
ートがＺ状態のときに消費する電流の半分以下となる。
よらず信号出力端ＯＵＴ１及びＯＵＴ２が低レベルとな
り、スリーステート型ＥＣＬゲートがいわゆるＺ状態と
なる。また、このＺ状態では、抵抗Ｒ１１及びＲ１２に
は電流が流れず、共通抵抗Ｒ１４を流れる電流は、通常
の状態で抵抗Ｒ１３に流れる電流にほぼ等しくなり、消
費電流は、図４に示す従来のスリーステート型ＥＣＬゲ
ートがＺ状態のときに消費する電流の半分以下となる。
【００２５】（２）第２実施例
図３は第２実施例のスリーステート型ＥＣＬゲートを示
す。図２と同一構成要素には同一符号を付してその説明
を省略する。
す。図２と同一構成要素には同一符号を付してその説明
を省略する。
【００２６】このスリーステート型ＥＣＬゲートでは、
図２に示すｎチャンネルＭＯＳトランジスタＴ１４及び
Ｔ１５の代わりにそれぞれｐチャンネルＭＯＳトランジ
スタＴ１７及びＴ１８を用い、図２に示すｐチャンネル
ＭＯＳトランジスタＴ１６の代わりにｎチャンネルＭＯ
ＳトランジスタＴ１９を用いている。したがって、制御
入力端ＩＮ２に供給される電圧レベルに対するスリース
テート型ＥＣＬゲートの動作は、図２の場合と逆になる
。他の点は第１実施例と同一である。
図２に示すｎチャンネルＭＯＳトランジスタＴ１４及び
Ｔ１５の代わりにそれぞれｐチャンネルＭＯＳトランジ
スタＴ１７及びＴ１８を用い、図２に示すｐチャンネル
ＭＯＳトランジスタＴ１６の代わりにｎチャンネルＭＯ
ＳトランジスタＴ１９を用いている。したがって、制御
入力端ＩＮ２に供給される電圧レベルに対するスリース
テート型ＥＣＬゲートの動作は、図２の場合と逆になる
。他の点は第１実施例と同一である。
【００２７】なお、本発明には他にも種々の変形例が含
まれる。例えば、図２及び図３に示すスリーステート型
ＥＣＬゲートのトランジスタを全てＭＯＳトランジスタ
で構成してもよい。また、図２において、抵抗Ｒ１１と
Ｒ１２の電源供給線Ｖｃｃ側一端を共通に接続すること
により、トランジスタＴ１４又はＴ１５の一方を省略し
た構成であってもよい。さらに、図２において、ダイオ
ードＤ１１及びＤ１２の代りにｐＭＯＳトランジスタを
用いてもよい。この場合、ｐＭＯＳトランジスタＴ１４
を省略してもよい。これらの点は、図３の回路において
も同様である。
まれる。例えば、図２及び図３に示すスリーステート型
ＥＣＬゲートのトランジスタを全てＭＯＳトランジスタ
で構成してもよい。また、図２において、抵抗Ｒ１１と
Ｒ１２の電源供給線Ｖｃｃ側一端を共通に接続すること
により、トランジスタＴ１４又はＴ１５の一方を省略し
た構成であってもよい。さらに、図２において、ダイオ
ードＤ１１及びＤ１２の代りにｐＭＯＳトランジスタを
用いてもよい。この場合、ｐＭＯＳトランジスタＴ１４
を省略してもよい。これらの点は、図３の回路において
も同様である。
【００２８】
【発明の効果】以上説明した如く、本発明に係るスリー
ステート型ＥＣＬゲートによれば、簡単な構成で、Ｚ状
態においては、図１に示す抵抗Ｒ１及びＲ２には電流が
流れず、共通抵抗Ｒ３を流れる電流が、通常の状態で抵
抗Ｒ１又は抵抗Ｒ２に流れる電流にほぼ等しくなり、従
来のスリーステート型ＥＣＬゲートのＺ状態での消費電
流の約半分又は半分以下となるという優れた効果を奏し
、半導体集積回路の高集積化に寄与するところが大きい
。
ステート型ＥＣＬゲートによれば、簡単な構成で、Ｚ状
態においては、図１に示す抵抗Ｒ１及びＲ２には電流が
流れず、共通抵抗Ｒ３を流れる電流が、通常の状態で抵
抗Ｒ１又は抵抗Ｒ２に流れる電流にほぼ等しくなり、従
来のスリーステート型ＥＣＬゲートのＺ状態での消費電
流の約半分又は半分以下となるという優れた効果を奏し
、半導体集積回路の高集積化に寄与するところが大きい
。
【００２９】また、共通バイパス回路を、図１に示す如
く、カソードが第１差動トランジスタＴ１の電流入力端
に接続された第１ダイオードＤ１と、カソードが第２差
動トランジスタＴ２の電流入力端に接続された第２ダイ
オードＤ２とを有し、第１ダイオードＤ１のアノードと
第２ダイオードＤ２のアノードが共に、共通抵抗Ｒ３と
第３スイッチ手段ＳＷ３との直列回路の一端に接続され
、該直列回路の他端が電源供給線Ｖｃ に接続されてい
る構成にすれば、構成が簡単になるという効果を奏する
。
く、カソードが第１差動トランジスタＴ１の電流入力端
に接続された第１ダイオードＤ１と、カソードが第２差
動トランジスタＴ２の電流入力端に接続された第２ダイ
オードＤ２とを有し、第１ダイオードＤ１のアノードと
第２ダイオードＤ２のアノードが共に、共通抵抗Ｒ３と
第３スイッチ手段ＳＷ３との直列回路の一端に接続され
、該直列回路の他端が電源供給線Ｖｃ に接続されてい
る構成にすれば、構成が簡単になるという効果を奏する
。
【図１】本発明に係るスリーステート型ＥＣＬゲートの
原理構成を示す回路図である。
原理構成を示す回路図である。
【図２】第１実施例のスリーステート型ＥＣＬゲートの
回路図である。
回路図である。
【図３】第２実施例のスリーステート型ＥＣＬゲートの
回路図である。
回路図である。
【図４】従来のスリーステート型ＥＣＬゲートの回路図
である。
である。
１０、１０Ａ、１０Ｂ 差動増幅回路２０ 出力バ
ッファ回路 ３０ 状態制御バッファ回路 Ｒ１１〜Ｒ１４、Ｒ３１〜Ｒ３４ 抵抗Ｔ１１、Ｔ１
２ 差動ＮＰＮ型トランジスタＴ１３、Ｔ２１、Ｔ２
２ ＮＰＮ型トランジスタＴ３１、Ｔ３２ ＮＰＮ
型ショットキートランジスタＤ１１、Ｄ１２、Ｄ４３、
Ｄ４４ ダイオードＤ３１、Ｄ４１、Ｄ４２ ショ
ットキーダイオードＴ１４、Ｔ１５、Ｔ１９ ｎチャ
ンネルＭＯＳトランジスタ Ｔ１６、Ｔ１７、Ｔ１８ ｐチャンネルＭＯＳトラン
ジスタ ＩＮ１ 信号入力端 ＩＮ２ 制御入力端 ＯＵＴ１、ＯＵＴ２ 信号出力端
ッファ回路 ３０ 状態制御バッファ回路 Ｒ１１〜Ｒ１４、Ｒ３１〜Ｒ３４ 抵抗Ｔ１１、Ｔ１
２ 差動ＮＰＮ型トランジスタＴ１３、Ｔ２１、Ｔ２
２ ＮＰＮ型トランジスタＴ３１、Ｔ３２ ＮＰＮ
型ショットキートランジスタＤ１１、Ｄ１２、Ｄ４３、
Ｄ４４ ダイオードＤ３１、Ｄ４１、Ｄ４２ ショ
ットキーダイオードＴ１４、Ｔ１５、Ｔ１９ ｎチャ
ンネルＭＯＳトランジスタ Ｔ１６、Ｔ１７、Ｔ１８ ｐチャンネルＭＯＳトラン
ジスタ ＩＮ１ 信号入力端 ＩＮ２ 制御入力端 ＯＵＴ１、ＯＵＴ２ 信号出力端
Claims (2)
- 【請求項１】 第１及び第２の差動トランジスタ（Ｔ
１、Ｔ２）を備えた差動増幅回路（１）と、 状態制
御信号（ＳＣ）に応じて該差動増幅回路の反転出力及び
非反転出力を共に低レベルにする状態制御回路（２）と
を有するＥＣＬゲートにおいて、該状態制御回路（２）
は、該第１差動トランジスタ（Ｔ１）の電流入力端と電
源供給線（Ｖｃ ）との間の配線に介装され、該状態制
御信号によりオン・オフされる第１スイッチ手段（ＳＷ
１）と、該第２差動トランジスタ（Ｔ２）の電流入力端
と該電源供給線との間の配線に介装され、該状態制御信
号によりオン・オフされる第２スイッチ手段（ＳＷ２）
と、該電源供給線と該第１及び第２の差動トランジスタ
の電流入力端との間に共通抵抗（Ｒ３）と第３スイッチ
手段（ＳＷ３）とが直列に接続され、該状態制御信号に
応じて該第３スイッチ手段をオン状態にすることにより
該第１及び第２の差動トランジスタの電流入力端を共に
低レベルにし、該状態制御信号に応じて該第３スイッチ
手段をオフ状態にすることにより第１差動トランジスタ
の電流入力端と該第２差動トランジスタの電流入力端と
の間を絶縁させる共通バイパス回路（３）と、を有する
ことを特徴とするスリーステート型ＥＣＬゲート。 - 【請求項２】 前記共通バイパス回路（３）は、カソ
ードが前記第１差動トランジスタ（Ｔ１）の電流入力端
に接続された第１ダイオード（Ｄ１）と、カソードが前
記第２差動トランジスタ（Ｔ２）の電流入力端に接続さ
れた第２ダイオード（Ｄ２）とを有し、該第１ダイオー
ドのアノードと該第２ダイオードのアノードが共に、前
記共通抵抗（Ｒ３）と前記第３スイッチ手段（ＳＷ３）
との直列回路の一端に接続され、該直列回路の他端が前
記電源供給線（Ｖｃ ）に接続されていることを特徴と
する請求項１記載のスリーステート型ＥＣＬゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017386A JPH04256217A (ja) | 1991-02-08 | 1991-02-08 | スリーステート型ｅｃｌゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017386A JPH04256217A (ja) | 1991-02-08 | 1991-02-08 | スリーステート型ｅｃｌゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256217A true JPH04256217A (ja) | 1992-09-10 |
Family
ID=11942563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017386A Withdrawn JPH04256217A (ja) | 1991-02-08 | 1991-02-08 | スリーステート型ｅｃｌゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366126B1 (en) | 1998-12-11 | 2002-04-02 | Nec Corporation | Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit |
-
1991
- 1991-02-08 JP JP3017386A patent/JPH04256217A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366126B1 (en) | 1998-12-11 | 2002-04-02 | Nec Corporation | Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |