JP2000236251A - ３値スイッチ回路 - Google Patents
３値スイッチ回路Info
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- JP2000236251A JP2000236251A JP11248175A JP24817599A JP2000236251A JP 2000236251 A JP2000236251 A JP 2000236251A JP 11248175 A JP11248175 A JP 11248175A JP 24817599 A JP24817599 A JP 24817599A JP 2000236251 A JP2000236251 A JP 2000236251A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0002—Multistate logic
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 １つの制御入力端子に入力される３値論理制
御信号により３種類の電流値の出力を取り出すことので
きる３値スイッチ回路を提供すること。 【解決手段】 １つの制御入力端子１２と１つの出力端
子とを有すると共に、差動対を構成する少なくとも２つ
のトランジスタＱ１、Ｑ３と、該２つのトランジスタの
共通エミッタ端子に接続された定電流源１３とを含む。
前記２つのトランジスタの一方のトランジスタＱ１のコ
レクタを出力端子に接続することにより、前記制御入力
端子への３種類の３値論理信号に応じて前記出力端子か
ら３種類の電流値の出力を可能とした。
御信号により３種類の電流値の出力を取り出すことので
きる３値スイッチ回路を提供すること。 【解決手段】 １つの制御入力端子１２と１つの出力端
子とを有すると共に、差動対を構成する少なくとも２つ
のトランジスタＱ１、Ｑ３と、該２つのトランジスタの
共通エミッタ端子に接続された定電流源１３とを含む。
前記２つのトランジスタの一方のトランジスタＱ１のコ
レクタを出力端子に接続することにより、前記制御入力
端子への３種類の３値論理信号に応じて前記出力端子か
ら３種類の電流値の出力を可能とした。
Description
【０００１】
【発明の属する技術分野】本発明は、１つの入力端子と
１つの出力端子とを有し、１つの出力端子から３通りの
電流値の出力を得ることのできる３値スイッチ回路に関
する。
１つの出力端子とを有し、１つの出力端子から３通りの
電流値の出力を得ることのできる３値スイッチ回路に関
する。
【０００２】
【従来の技術】図１７を参照して、従来の電流切り替え
回路について説明する。図１７において、この電流切り
替え回路は、電流モード回路９１に接続された２つの電
流源９２、９３と、これらの電流源９２、９３を切り替
えるためのスイッチＳＷ１、ＳＷ２とを備えている。電
流源９２、９３はそれぞれ、ＩＯ、ＩＯ／２の電流値を
持つ。制御入力端子９４にはローレベルあるいはハイレ
ベルの制御入力信号が与えられる。この制御入力信号は
スイッチＳＷ１、ＳＷ２の切り替え信号としてインバー
タ９５を介してスイッチＳＷ２へ供給され、更にインバ
ータ９６を経由してスイッチＳＷ１へ供給される。
回路について説明する。図１７において、この電流切り
替え回路は、電流モード回路９１に接続された２つの電
流源９２、９３と、これらの電流源９２、９３を切り替
えるためのスイッチＳＷ１、ＳＷ２とを備えている。電
流源９２、９３はそれぞれ、ＩＯ、ＩＯ／２の電流値を
持つ。制御入力端子９４にはローレベルあるいはハイレ
ベルの制御入力信号が与えられる。この制御入力信号は
スイッチＳＷ１、ＳＷ２の切り替え信号としてインバー
タ９５を介してスイッチＳＷ２へ供給され、更にインバ
ータ９６を経由してスイッチＳＷ１へ供給される。
【０００３】この電流切り替え回路は、電流モード回路
９１の電流値を変化させて異なる電気特性を得るため
に、電流源を２個用意し、スイッチＳＷ１、ＳＷ２で切
り替える構成をとっている。すなわち、２つの電流源９
２、９３を、ハイあるいはローレベルの１つの制御入力
信号によりスイッチＳＷ１あるいはスイッチＳＷ２を選
択することにより、電流源９２、９３のいずれかを選択
できる。
９１の電流値を変化させて異なる電気特性を得るため
に、電流源を２個用意し、スイッチＳＷ１、ＳＷ２で切
り替える構成をとっている。すなわち、２つの電流源９
２、９３を、ハイあるいはローレベルの１つの制御入力
信号によりスイッチＳＷ１あるいはスイッチＳＷ２を選
択することにより、電流源９２、９３のいずれかを選択
できる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
電流切り替え回路では、可変とする電流値の数に対応し
た数の電流源とスイッチとを用意しなければならない。
電流切り替え回路では、可変とする電流値の数に対応し
た数の電流源とスイッチとを用意しなければならない。
【０００５】これに対し、電流源１個で３種類の出力を
可能にした３値論理回路が知られている（例えば、実公
平２−６６８４号）。この３値論理回路は、入力端子に
入力される３種類の電位に応じて３つの出力端子のいず
れかに出力を振り分けるものであり、３つの出力端子が
必要となる。また、３つの出力端子の出力電流は同一で
ある。
可能にした３値論理回路が知られている（例えば、実公
平２−６６８４号）。この３値論理回路は、入力端子に
入力される３種類の電位に応じて３つの出力端子のいず
れかに出力を振り分けるものであり、３つの出力端子が
必要となる。また、３つの出力端子の出力電流は同一で
ある。
【０００６】それゆえ、本発明の課題は、１つの制御入
力端子に入力される論理値信号により３種類の電流値の
出力を取り出すことのできる３値スイッチ回路を提供す
ることにある。
力端子に入力される論理値信号により３種類の電流値の
出力を取り出すことのできる３値スイッチ回路を提供す
ることにある。
【０００７】本発明の他の課題は、スイッチ回路のバイ
アス設定の簡略化を実現することにある。
アス設定の簡略化を実現することにある。
【０００８】
【課題を解決するための手段】本発明によれば、１つの
制御入力端子と１つの出力端子とを有すると共に、差動
対を構成する少なくとも２つのトランジスタと、該少な
くとも２つのトランジスタの共通エミッタ端子に接続さ
れた１つの定電流源とを含み、前記少なくとも２つのト
ランジスタのうち一方のトランジスタのコレクタを前記
出力端子に接続することにより、前記制御入力端子への
３値論理制御信号に応じて前記出力端子から３種類の電
流値の出力を可能としたことを特徴とする３値スイッチ
回路が提供される。
制御入力端子と１つの出力端子とを有すると共に、差動
対を構成する少なくとも２つのトランジスタと、該少な
くとも２つのトランジスタの共通エミッタ端子に接続さ
れた１つの定電流源とを含み、前記少なくとも２つのト
ランジスタのうち一方のトランジスタのコレクタを前記
出力端子に接続することにより、前記制御入力端子への
３値論理制御信号に応じて前記出力端子から３種類の電
流値の出力を可能としたことを特徴とする３値スイッチ
回路が提供される。
【０００９】本発明の態様によれば、前記差動対を構成
する２つのトランジスタにトランジスタを１つ追加して
３トランジスタ構成とし、前記３つのトランジスタの全
てのエミッタは前記定電流源に接続し、前記２つのトラ
ンジスタのうち他方のトランジスタと追加のトランジス
タのベースは共通で前記制御入力端子に接続し、前記一
方のトランジスタのベースは基準電圧源に接続し、前記
出力端子には前記一方のトランジスタのコレクタと前記
追加のトランジスタのコレクタを共通に接続したことを
特徴とする３値スイッチ回路が提供される。
する２つのトランジスタにトランジスタを１つ追加して
３トランジスタ構成とし、前記３つのトランジスタの全
てのエミッタは前記定電流源に接続し、前記２つのトラ
ンジスタのうち他方のトランジスタと追加のトランジス
タのベースは共通で前記制御入力端子に接続し、前記一
方のトランジスタのベースは基準電圧源に接続し、前記
出力端子には前記一方のトランジスタのコレクタと前記
追加のトランジスタのコレクタを共通に接続したことを
特徴とする３値スイッチ回路が提供される。
【００１０】本発明の別の態様によれば、前記差動対を
構成する２つのトランジスタＱ１、Ｑ３に１つのトラン
ジスタＱ２を追加して３トランジスタ構成とし、前記３
つのトランジスタＱ１〜Ｑ３の全てのエミッタは前記定
電流源に接続し、前記２つのトランジスタのうち他方の
トランジスタＱ３と追加のトランジスタＱ２のベースは
共通で前記制御入力端子に接続し、前記一方のトランジ
スタＱ１のベースは基準電圧源に接続し、前記出力端子
には前記一方のトランジスタＱ１のコレクタと前記追加
のトランジスタＱ２のコレクタを共通に接続し、前記ト
ランジスタＱ３、Ｑ２、Ｑ１の面積比をｈ：ｍ：ｎと
し、ｈ＋ｍ＝ｎとなるようにしたことを特徴とする３値
スイッチ回路が提供される。
構成する２つのトランジスタＱ１、Ｑ３に１つのトラン
ジスタＱ２を追加して３トランジスタ構成とし、前記３
つのトランジスタＱ１〜Ｑ３の全てのエミッタは前記定
電流源に接続し、前記２つのトランジスタのうち他方の
トランジスタＱ３と追加のトランジスタＱ２のベースは
共通で前記制御入力端子に接続し、前記一方のトランジ
スタＱ１のベースは基準電圧源に接続し、前記出力端子
には前記一方のトランジスタＱ１のコレクタと前記追加
のトランジスタＱ２のコレクタを共通に接続し、前記ト
ランジスタＱ３、Ｑ２、Ｑ１の面積比をｈ：ｍ：ｎと
し、ｈ＋ｍ＝ｎとなるようにしたことを特徴とする３値
スイッチ回路が提供される。
【００１１】なお、いずれの態様においても、出力側に
カレントミラー回路を接続して出力電流を折り返し、電
源ＶＣＣの端子に接続された電流モード回路に供給する
ようにしても良い。
カレントミラー回路を接続して出力電流を折り返し、電
源ＶＣＣの端子に接続された電流モード回路に供給する
ようにしても良い。
【００１２】
【作用】本発明は、スイッチ回路の定電流源を１つで構
成し、かつ１つの制御入力端子に３つの論理モードの入
力を与え、１つの出力端子より３通りの電流値を取り出
す構成である。このことより、機能効率、集積効率の良
い回路を得ることができる。
成し、かつ１つの制御入力端子に３つの論理モードの入
力を与え、１つの出力端子より３通りの電流値を取り出
す構成である。このことより、機能効率、集積効率の良
い回路を得ることができる。
【００１３】すなわち、本発明による３値スイッチ回路
は、１制御入力端子、１出力端子の構成で、制御入力端
子に３値論理制御信号を印加することにより、出力端子
には入力論理値に応じ３通りの電流値を取り出すことを
特徴とする電圧制御電流出力回路であり、出力電流は３
値スイッチ回路を構成する電流源１個の値を分割し得る
回路構成である。
は、１制御入力端子、１出力端子の構成で、制御入力端
子に３値論理制御信号を印加することにより、出力端子
には入力論理値に応じ３通りの電流値を取り出すことを
特徴とする電圧制御電流出力回路であり、出力電流は３
値スイッチ回路を構成する電流源１個の値を分割し得る
回路構成である。
【００１４】特に、上記の別の形態においては、本スイ
ッチ回路を構成する差動対の３つのトランジスタの面積
比ｈ：ｍ：ｎをｈ＋ｍ＝ｎと条件付けし、スイッチ回路
のバイアス設定の簡略化を実現することができる。
ッチ回路を構成する差動対の３つのトランジスタの面積
比ｈ：ｍ：ｎをｈ＋ｍ＝ｎと条件付けし、スイッチ回路
のバイアス設定の簡略化を実現することができる。
【００１５】
【発明の実施の形態】本発明による３値スイッチ回路
（以下、スイッチ回路と呼ぶ）の基本構成を図１に示
す。図１において、このスイッチ回路ＳＷは、電流モー
ド回路１１の電流値ＩＳＷを可変とすることにより、特
性を変化させることができるように構成されている。こ
のために、スイッチ回路ＳＷは、１つの制御入力端子１
２と、１つの出力端子と、３つのトランジスタＱ１、Ｑ
２、Ｑ３と、定電流源１３とを含む。制御入力端子１２
にはロウレベルＬ、ハイレベルＨ、オープンＨＩＺの３
論理値が入力され、出力端子からは定電流源１３の電流
値ＩＯを基準とし、ＩＯ、（２／３）・ＩＯ、（１／
３）・ＩＯの比率で電流を出力することができるように
構成されている。なお、入力の３値論理は３ステート出
力バッファから得られることを想定している。また、Ｉ
１、Ｉ２を付された定電流源は、トランジスタＱ１、Ｑ
３のバイアスを決めるための電流源であり、出力電流可
変用の定電流源１３とは別の機能を持つ。また、出力端
子は、トランジスタＱ１のコレクタと電流モード回路１
１との間に設定される。
（以下、スイッチ回路と呼ぶ）の基本構成を図１に示
す。図１において、このスイッチ回路ＳＷは、電流モー
ド回路１１の電流値ＩＳＷを可変とすることにより、特
性を変化させることができるように構成されている。こ
のために、スイッチ回路ＳＷは、１つの制御入力端子１
２と、１つの出力端子と、３つのトランジスタＱ１、Ｑ
２、Ｑ３と、定電流源１３とを含む。制御入力端子１２
にはロウレベルＬ、ハイレベルＨ、オープンＨＩＺの３
論理値が入力され、出力端子からは定電流源１３の電流
値ＩＯを基準とし、ＩＯ、（２／３）・ＩＯ、（１／
３）・ＩＯの比率で電流を出力することができるように
構成されている。なお、入力の３値論理は３ステート出
力バッファから得られることを想定している。また、Ｉ
１、Ｉ２を付された定電流源は、トランジスタＱ１、Ｑ
３のバイアスを決めるための電流源であり、出力電流可
変用の定電流源１３とは別の機能を持つ。また、出力端
子は、トランジスタＱ１のコレクタと電流モード回路１
１との間に設定される。
【００１６】図２は図１の応用例を示し、トランジスタ
Ｑ６１、Ｑ６２から成る差動対アンプの電流値を可変さ
せて電圧ゲインを可変させる構成である。
Ｑ６１、Ｑ６２から成る差動対アンプの電流値を可変さ
せて電圧ゲインを可変させる構成である。
【００１７】図３を参照して、スイッチ回路ＳＷの動作
を説明する。出力電流ＩＳＷは、ＩＳＷ＝ＩＣ１＋ＩＣ
２で表される。ＩＣ１、ＩＣ２、及びＩＣ３の定性的な
関係について説明する。なお、ＩＣ１、ＩＣ２、ＩＣ３
はそれぞれ、トランジスタＱ１、Ｑ２、Ｑ３のコレクタ
電流を表す。
を説明する。出力電流ＩＳＷは、ＩＳＷ＝ＩＣ１＋ＩＣ
２で表される。ＩＣ１、ＩＣ２、及びＩＣ３の定性的な
関係について説明する。なお、ＩＣ１、ＩＣ２、ＩＣ３
はそれぞれ、トランジスタＱ１、Ｑ２、Ｑ３のコレクタ
電流を表す。
【００１８】このスイッチ回路ＳＷの均等状態（制御入
力がオープンＨＩＺの場合）は、ＩＣ１＝ＩＣ２＝ＩＣ
３＝（１／３）・ＩＯになるようにトランジスタＱ１の
ベース電圧（基準電圧ＶＲＥＦ）とトランジスタＱ２、
Ｑ３のベース電圧（ＶＢ３）をＶＢ３＝ＶＲＥＦ−１８
（ｍＶ）に設定する。
力がオープンＨＩＺの場合）は、ＩＣ１＝ＩＣ２＝ＩＣ
３＝（１／３）・ＩＯになるようにトランジスタＱ１の
ベース電圧（基準電圧ＶＲＥＦ）とトランジスタＱ２、
Ｑ３のベース電圧（ＶＢ３）をＶＢ３＝ＶＲＥＦ−１８
（ｍＶ）に設定する。
【００１９】すなわち、制御入力がオープンＨＩＺの時
は、出力電流ＩＳＷ＝（２／３）・ＩＯが得られる。
は、出力電流ＩＳＷ＝（２／３）・ＩＯが得られる。
【００２０】次に、制御入力としてハイレベルＨ（≧Ｖ
ＲＥＦ＋１００ｍＶ）が印加された場合、トランジスタ
Ｑ１のみがオフとなり、ＩＣ２＝ＩＣ３＝（１／２）・
ＩＯとなり、出力電流ＩＳＷ＝（１／２）・ＩＯが得ら
れる。
ＲＥＦ＋１００ｍＶ）が印加された場合、トランジスタ
Ｑ１のみがオフとなり、ＩＣ２＝ＩＣ３＝（１／２）・
ＩＯとなり、出力電流ＩＳＷ＝（１／２）・ＩＯが得ら
れる。
【００２１】更に、制御入力がロウレベルＬ（≦ＶＲＥ
Ｆ―１００ｍＶ）が印加された場合には、トランジスタ
Ｑ２、Ｑ３がオフとなり、ＩＣ１＝ＩＯとなり、出力電
流ＩＳＷ＝ＩＯとなる。
Ｆ―１００ｍＶ）が印加された場合には、トランジスタ
Ｑ２、Ｑ３がオフとなり、ＩＣ１＝ＩＯとなり、出力電
流ＩＳＷ＝ＩＯとなる。
【００２２】以上のようにして、３値論理入力で３種類
の電流出力が得られる。
の電流出力が得られる。
【００２３】ここで、トランジスタＱ１、Ｑ２、Ｑ３の
各コレクタ電流ＩＣ１、ＩＣ２、ＩＣ３、及び各ベース
・エミッタ電圧ＶＢＥ１、ＶＢＥ２、ＶＢＥ３の関係、
ベース電圧ＶＢ３とＶＲＥＦの関係を図４を用いて説明
する。
各コレクタ電流ＩＣ１、ＩＣ２、ＩＣ３、及び各ベース
・エミッタ電圧ＶＢＥ１、ＶＢＥ２、ＶＢＥ３の関係、
ベース電圧ＶＢ３とＶＲＥＦの関係を図４を用いて説明
する。
【００２４】バイアス電圧の設定がＶＢ３＝ＶＲＥＦ−
１８（ｍＶ）の時、ＩＣ１＝ＩＣ２＝ＩＣ３となる理由
は以下の通りである。
１８（ｍＶ）の時、ＩＣ１＝ＩＣ２＝ＩＣ３となる理由
は以下の通りである。
【００２５】トランジスタＱ１、Ｑ２、Ｑ３のエミッタ
が共通で定電流源１３に接続され、かつトランジスタＱ
２、Ｑ３のベースが共通であることにより、トランジス
タＱ１とトランジスタ（Ｑ２、Ｑ３）で構成するトラン
ジスタ比が１：２の不平衡差動対回路となる。
が共通で定電流源１３に接続され、かつトランジスタＱ
２、Ｑ３のベースが共通であることにより、トランジス
タＱ１とトランジスタ（Ｑ２、Ｑ３）で構成するトラン
ジスタ比が１：２の不平衡差動対回路となる。
【００２６】トランジスタＱ１のベース・エミッタ間電
圧ＶＢＥ１、コレクタ電流ＩＣ１とトランジスタ（Ｑ
２、Ｑ３）のベース・エミッタ間電圧ＶＢＥ２３（ＶＢ
Ｅ２＝ＶＢＥ３）、コレクタ電流ＩＣ２３（＝ＩＣ２＋
ＩＣ３）の関係は以下のように表される。
圧ＶＢＥ１、コレクタ電流ＩＣ１とトランジスタ（Ｑ
２、Ｑ３）のベース・エミッタ間電圧ＶＢＥ２３（ＶＢ
Ｅ２＝ＶＢＥ３）、コレクタ電流ＩＣ２３（＝ＩＣ２＋
ＩＣ３）の関係は以下のように表される。
【００２７】 ＶＢＥ１＝ＶＴ・ｌｎ（ＩＣ１／ＩＳ） （１） ＶＢＥ２３＝ＶＴ・ｌｎ（ＩＣ２３／２・ＩＳ） （２） ＩＣ１＝ＩＣ２３（＝ＩＣ２＋ＩＣ３）となるＶＢＥ１
とＶＢＥ２３の関係は、上記（１）、（２）式より、 ＶＢＥ２３＝ＶＢＥ１−１８（ｍＶ） （３） （３）式より、ＩＣ１＝ＩＣ２３（＝ＩＣ２＋ＩＣ３）
に設定するには、トランジスタＱ２、Ｑ３のベース電圧
ＶＢ３はトランジスタＱ１のベース電圧ＶＲＥＦより、
１８（ｍＶ）低くバイアス設定すれば良いことが判る。
とＶＢＥ２３の関係は、上記（１）、（２）式より、 ＶＢＥ２３＝ＶＢＥ１−１８（ｍＶ） （３） （３）式より、ＩＣ１＝ＩＣ２３（＝ＩＣ２＋ＩＣ３）
に設定するには、トランジスタＱ２、Ｑ３のベース電圧
ＶＢ３はトランジスタＱ１のベース電圧ＶＲＥＦより、
１８（ｍＶ）低くバイアス設定すれば良いことが判る。
【００２８】なお、上記の式において、ＶＴ＝ＫＴ／ｑ
（約２５ｍＶ＠３００Ｋ）であり、Ｋ：ボルツマン定
数、Ｔ：絶対温度、ｑ：電子の電荷量、ｌｎ：対数であ
る。
（約２５ｍＶ＠３００Ｋ）であり、Ｋ：ボルツマン定
数、Ｔ：絶対温度、ｑ：電子の電荷量、ｌｎ：対数であ
る。
【００２９】また、差動対回路の入力ダイナミックレン
ジとしては、バイアス電圧ＶＢ３とＶＲＥＦ間に４ＶＴ
（１００ｍＶ）以上の電圧差があれば、コレクタ電流は
ＩＣ１かＩＣ２３（＝ＩＣ２＋ＩＣ３）の一方に定電流
源１３の電流値ＩＯのすべてが流れ、他方には電流が流
れない特性が周知である（例えば、日経マグロウヒル
社”半導体回路設計技術”の２５４頁 昭和６２年４月
４日第１版発行）。
ジとしては、バイアス電圧ＶＢ３とＶＲＥＦ間に４ＶＴ
（１００ｍＶ）以上の電圧差があれば、コレクタ電流は
ＩＣ１かＩＣ２３（＝ＩＣ２＋ＩＣ３）の一方に定電流
源１３の電流値ＩＯのすべてが流れ、他方には電流が流
れない特性が周知である（例えば、日経マグロウヒル
社”半導体回路設計技術”の２５４頁 昭和６２年４月
４日第１版発行）。
【００３０】バイアス電圧ＶＢ３が（ＶＲＥＦ＋１００
ｍＶ）以上の時は、ＩＣ２３＝ＩＯ（ＩＣ２＝ＩＣ３＝
ＩＯ／２）、ＩＣ１＝０となる。
ｍＶ）以上の時は、ＩＣ２３＝ＩＯ（ＩＣ２＝ＩＣ３＝
ＩＯ／２）、ＩＣ１＝０となる。
【００３１】制御入力のハイレベルＨを（ＶＲＥＦ＋１
００ｍＶ）以上に設定すると、出力電流ＩＳＷは、ＩＳ
Ｗ＝（ＩＣ１＋ＩＣ２）より、（１／２）・ＩＯとな
る。
００ｍＶ）以上に設定すると、出力電流ＩＳＷは、ＩＳ
Ｗ＝（ＩＣ１＋ＩＣ２）より、（１／２）・ＩＯとな
る。
【００３２】また、バイアス電圧ＶＢ３が（ＶＲＥＦ−
１００ｍＶ）以下の時は、コレクタ電流ＩＣ２３は０
（ＩＣ２＝ＩＣ３＝０）、コレクタ電流ＩＣ１＝ＩＯと
なる。制御入力のロウレベルＬを（ＶＲＥＦ−１００ｍ
Ｖ）以下と設定すると、出力電流ＩＳＷはＩＯとなる。
１００ｍＶ）以下の時は、コレクタ電流ＩＣ２３は０
（ＩＣ２＝ＩＣ３＝０）、コレクタ電流ＩＣ１＝ＩＯと
なる。制御入力のロウレベルＬを（ＶＲＥＦ−１００ｍ
Ｖ）以下と設定すると、出力電流ＩＳＷはＩＯとなる。
【００３３】なお、図５は、図１の回路の等価回路を示
している。
している。
【００３４】図６を参照して、本発明による第２の実施
の形態について説明する。本形態と図１の形態との違い
は、出力電流をトランジスタＱ４〜Ｑ７で構成されるカ
レントミラー回路で折り返し、電源ＶＣＣの端子に接続
された電流モード回路１１に供給する構成を備えた点で
ある。この形態の特徴は、図１の構成と比較し電流モー
ド回路１１を低電圧で動作させることができることであ
る。
の形態について説明する。本形態と図１の形態との違い
は、出力電流をトランジスタＱ４〜Ｑ７で構成されるカ
レントミラー回路で折り返し、電源ＶＣＣの端子に接続
された電流モード回路１１に供給する構成を備えた点で
ある。この形態の特徴は、図１の構成と比較し電流モー
ド回路１１を低電圧で動作させることができることであ
る。
【００３５】図７を参照して、本発明による第３の実施
の形態について説明する。図１のトランジスタ構成で
は、トランジスタ比率Ｑ１：Ｑ２：Ｑ３＝１：１：１の
構成であるが、本形態ではＱ１：Ｑ２：Ｑ３＝１：０：
１の構成としている。すなわち、図１のスイッチ回路Ｓ
ＷにおけるトランジスタＱ２が省略されている。その結
果、入力論理に応じて、出力電流ＩＳＷはＩＯ（制御入
力：ロウレベルＬ）、（１／２）・ＩＯ（制御入力：オ
ープンＨＩＺ）、０（ゼロ）（制御入力：ハイレベル
Ｈ）の３種類が得られ、０（ゼロ）電流のモード時は回
路に電流を供給しないためスタンバイモードとして用い
ることができる特徴を有する。
の形態について説明する。図１のトランジスタ構成で
は、トランジスタ比率Ｑ１：Ｑ２：Ｑ３＝１：１：１の
構成であるが、本形態ではＱ１：Ｑ２：Ｑ３＝１：０：
１の構成としている。すなわち、図１のスイッチ回路Ｓ
ＷにおけるトランジスタＱ２が省略されている。その結
果、入力論理に応じて、出力電流ＩＳＷはＩＯ（制御入
力：ロウレベルＬ）、（１／２）・ＩＯ（制御入力：オ
ープンＨＩＺ）、０（ゼロ）（制御入力：ハイレベル
Ｈ）の３種類が得られ、０（ゼロ）電流のモード時は回
路に電流を供給しないためスタンバイモードとして用い
ることができる特徴を有する。
【００３６】図８を参照して、本発明による第４の実施
の形態について説明する。この実施の形態は、図７のス
イッチ回路に図６のカレントミラー回路を組み合わせた
例である。すなわち、出力電流をトランジスタＱ４〜Ｑ
７で構成されるカレントミラー回路で折り返し、電流モ
ード回路１１に供給するように構成され、図６のスイッ
チ回路ＳＷにおけるトランジスタＱ２を省略している。
その結果、入力論理に応じて、出力電流ＩＳＷはＩＯ
（制御入力：ロウレベルＬ）、（１／２）・ＩＯ（制御
入力：オープンＨＩＺ）、０（ゼロ）（制御入力：ハイ
レベルＨ）の３種類が得られる。
の形態について説明する。この実施の形態は、図７のス
イッチ回路に図６のカレントミラー回路を組み合わせた
例である。すなわち、出力電流をトランジスタＱ４〜Ｑ
７で構成されるカレントミラー回路で折り返し、電流モ
ード回路１１に供給するように構成され、図６のスイッ
チ回路ＳＷにおけるトランジスタＱ２を省略している。
その結果、入力論理に応じて、出力電流ＩＳＷはＩＯ
（制御入力：ロウレベルＬ）、（１／２）・ＩＯ（制御
入力：オープンＨＩＺ）、０（ゼロ）（制御入力：ハイ
レベルＨ）の３種類が得られる。
【００３７】図９は、図３におけるトランジスタＱ３、
Ｑ２、Ｑ１の面積比を、ｈ（Ｑ３）：ｍ（Ｑ２）：ｎ
（Ｑ１）＝１：１：１とした場合について示している。
図９のスイッチ回路は、前に述べたように、トランジス
タＱ１、Ｑ２、Ｑ３のエミッタが共通で定電流源１３に
接続され、かつトランジスタＱ２、Ｑ３のベースが共通
であることにより、トランジスタＱ１とトランジスタ
（Ｑ２、Ｑ３）で構成するトランジスタ比が１：２の不
平衡差動対回路である。
Ｑ２、Ｑ１の面積比を、ｈ（Ｑ３）：ｍ（Ｑ２）：ｎ
（Ｑ１）＝１：１：１とした場合について示している。
図９のスイッチ回路は、前に述べたように、トランジス
タＱ１、Ｑ２、Ｑ３のエミッタが共通で定電流源１３に
接続され、かつトランジスタＱ２、Ｑ３のベースが共通
であることにより、トランジスタＱ１とトランジスタ
（Ｑ２、Ｑ３）で構成するトランジスタ比が１：２の不
平衡差動対回路である。
【００３８】図１０は、制御入力端子１２の入力がロウ
レベルＬ、ハイレベルＨ、オープンＨＩＺの場合に、出
力端子においてそれぞれ得られる出力電流ＩＳＷの値を
示している。
レベルＬ、ハイレベルＨ、オープンＨＩＺの場合に、出
力端子においてそれぞれ得られる出力電流ＩＳＷの値を
示している。
【００３９】前に述べた（３）式より、ＩＣ１＝ＩＣ２
３（＝ＩＣ２＋ＩＣ３）に設定するにはトランジスタＱ
２、Ｑ３のベース電圧ＶＢ３は、トランジスタＱ１のべ
ース電圧（基準電圧）ＶＲＥＦよりも、１８ｍＶ低くバ
イアス設定しなければならない。
３（＝ＩＣ２＋ＩＣ３）に設定するにはトランジスタＱ
２、Ｑ３のベース電圧ＶＢ３は、トランジスタＱ１のべ
ース電圧（基準電圧）ＶＲＥＦよりも、１８ｍＶ低くバ
イアス設定しなければならない。
【００４０】参考までに、トランジスタＱ１とトランジ
スタ（Ｑ２、Ｑ３）のトランジスタ面積比対バイアスオ
フセット電圧の値を示す。１：２の時バイアスオフセッ
トは１８ｍＶ、１：３の時は２８．５ｍＶ、１：４の時
は３６．０ｍＶ、１：５の時は４１．８ｍＶとなる。
スタ（Ｑ２、Ｑ３）のトランジスタ面積比対バイアスオ
フセット電圧の値を示す。１：２の時バイアスオフセッ
トは１８ｍＶ、１：３の時は２８．５ｍＶ、１：４の時
は３６．０ｍＶ、１：５の時は４１．８ｍＶとなる。
【００４１】図９のスイッチ回路では、バイアス電圧を
決定する電流値Ｉ１、Ｉ２の定電流源、抵抗Ｒ１、Ｒ２
の共通化が計れない複雑さが生じるデメリットがある。
決定する電流値Ｉ１、Ｉ２の定電流源、抵抗Ｒ１、Ｒ２
の共通化が計れない複雑さが生じるデメリットがある。
【００４２】図１１、図１２を参照して、上記のデメリ
ットを改良した本発明の第５の実施の形態について説明
する。図１１において、本スイッチ回路は、１つの制御
入力端子１２（入力電圧ＶＩＮ）と１つの出力端子（出
力電流ＩＳＷ）を有する。制御入力端子１２にはロウレ
ベルＬ、ハイレベルＨ、オープンＨＩＺの３論理値が入
力される。一方、トランジスタＱ１のコレクタ端子側に
設定される出力端子の出力電流ＩＳＷは、トランジスタ
Ｑ３、Ｑ２、Ｑ１の各面積比ｈ：ｍ：ｎの構成により、
定電流源１３の電流値をＩＯとすると、ＩＯ、｛ｍ／
（ｈ＋ｍ）｝・ＩＯ、｛（ｍ＋ｎ）／（ｈ＋ｍ＋ｎ）｝
・ＩＯを出力できる構成である。
ットを改良した本発明の第５の実施の形態について説明
する。図１１において、本スイッチ回路は、１つの制御
入力端子１２（入力電圧ＶＩＮ）と１つの出力端子（出
力電流ＩＳＷ）を有する。制御入力端子１２にはロウレ
ベルＬ、ハイレベルＨ、オープンＨＩＺの３論理値が入
力される。一方、トランジスタＱ１のコレクタ端子側に
設定される出力端子の出力電流ＩＳＷは、トランジスタ
Ｑ３、Ｑ２、Ｑ１の各面積比ｈ：ｍ：ｎの構成により、
定電流源１３の電流値をＩＯとすると、ＩＯ、｛ｍ／
（ｈ＋ｍ）｝・ＩＯ、｛（ｍ＋ｎ）／（ｈ＋ｍ＋ｎ）｝
・ＩＯを出力できる構成である。
【００４３】ここでも、入力の３論理値は３ステート出
力バッファから得られることを想定している。
力バッファから得られることを想定している。
【００４４】本スイッチ回路は、制御入力端子１２への
入力がオープンＨＩＺ（入力電圧ＶＩＮ＝基準電圧ＶＲ
ＥＦ）の時の、出力電流ＩＳＷ＝｛（ｍ＋ｎ）／（ｈ＋
ｍ＋ｎ）｝・ＩＯを基準としており、制御入力端子１２
にロウレベルＬ、ハイレベルＨが印可されたとき、出力
電流ＩＳＷはそれぞれ、ＩＯと｛ｍ／（ｈ＋ｍ）｝・Ｉ
Ｏを等間隔で電流を可変出力する構成である。
入力がオープンＨＩＺ（入力電圧ＶＩＮ＝基準電圧ＶＲ
ＥＦ）の時の、出力電流ＩＳＷ＝｛（ｍ＋ｎ）／（ｈ＋
ｍ＋ｎ）｝・ＩＯを基準としており、制御入力端子１２
にロウレベルＬ、ハイレベルＨが印可されたとき、出力
電流ＩＳＷはそれぞれ、ＩＯと｛ｍ／（ｈ＋ｍ）｝・Ｉ
Ｏを等間隔で電流を可変出力する構成である。
【００４５】本スイッチ回路のバイアス電圧設定方法
は、入力論理がオープンＨＩＺの時、各トランジスタＱ
１、Ｑ２、Ｑ３のコレクタ電流ＩＣ１、ＩＣ２、ＩＣ３
が同一になるようにする必要があるため（入力論理に対
し等間隔で電流を変化させるため）、本形態ではトラン
ジスタ面積比ｈ：ｍ：ｎはｈ＋ｍ＝ｎの構成で具現化
し、差動対トランジスタのベース・エミッタ間電圧（Ｖ
ＢＥ２３とＶＢＥ１）に差が生じないようにし、バイア
ス電圧を決める抵抗Ｒ１、Ｒ２、電流値Ｉ１、Ｉ２の定
電流源の値Ｉ１、Ｉ２を同一値で構成し、シンプルな構
成で入力電圧ＶＩＮ＝基準電圧ＶＲＥＦに設定できるよ
うにした。
は、入力論理がオープンＨＩＺの時、各トランジスタＱ
１、Ｑ２、Ｑ３のコレクタ電流ＩＣ１、ＩＣ２、ＩＣ３
が同一になるようにする必要があるため（入力論理に対
し等間隔で電流を変化させるため）、本形態ではトラン
ジスタ面積比ｈ：ｍ：ｎはｈ＋ｍ＝ｎの構成で具現化
し、差動対トランジスタのベース・エミッタ間電圧（Ｖ
ＢＥ２３とＶＢＥ１）に差が生じないようにし、バイア
ス電圧を決める抵抗Ｒ１、Ｒ２、電流値Ｉ１、Ｉ２の定
電流源の値Ｉ１、Ｉ２を同一値で構成し、シンプルな構
成で入力電圧ＶＩＮ＝基準電圧ＶＲＥＦに設定できるよ
うにした。
【００４６】以下に、本形態によるスイッチ回路と、図
９に示されたスイッチ回路との比較説明を行う。特性を
同一とするため、本形態によるスイッチ回路の差動対の
トランジスタ面積比をｈ（Ｑ３）：ｍ（Ｑ２）：ｎ（Ｑ
１）＝１：１：２とした状態と、前に述べたように差動
対の入力間にオフセットバイアス１８ｍＶを必要とする
図９の構成（トランジスタ面積比ｈ：ｍ：ｎ＝１：１：
１）を用いる。
９に示されたスイッチ回路との比較説明を行う。特性を
同一とするため、本形態によるスイッチ回路の差動対の
トランジスタ面積比をｈ（Ｑ３）：ｍ（Ｑ２）：ｎ（Ｑ
１）＝１：１：２とした状態と、前に述べたように差動
対の入力間にオフセットバイアス１８ｍＶを必要とする
図９の構成（トランジスタ面積比ｈ：ｍ：ｎ＝１：１：
１）を用いる。
【００４７】図９のスイッチ回路では、バイアス電圧を
決定する電流値Ｉ１、Ｉ２の定電流源、抵抗Ｒ１、Ｒ２
の共通化が計れない複雑さが生じるデメリットがあるこ
とは前述した通りである。
決定する電流値Ｉ１、Ｉ２の定電流源、抵抗Ｒ１、Ｒ２
の共通化が計れない複雑さが生じるデメリットがあるこ
とは前述した通りである。
【００４８】これに対し、本形態によるスイッチ回路で
は、上記のバイアスオフセット調整を無くし回路の簡略
化を目指すため、スイッチ回路を構成する差動対トラン
ジスタＱ３、Ｑ２、Ｑ１のトランジスタ面積比ｈ：ｍ：
ｎの関係をｈ＋ｍ＝ｎの関係で回路を構成することによ
り、バイアス設定の簡略化を実現している。
は、上記のバイアスオフセット調整を無くし回路の簡略
化を目指すため、スイッチ回路を構成する差動対トラン
ジスタＱ３、Ｑ２、Ｑ１のトランジスタ面積比ｈ：ｍ：
ｎの関係をｈ＋ｍ＝ｎの関係で回路を構成することによ
り、バイアス設定の簡略化を実現している。
【００４９】図９のスイッチ回路と特性を同一にするた
めには、差動対トランジスタＱ３、Ｑ２、Ｑ１のトラン
ジスタ面積比ｈ：ｍ：ｎを１：１：２の関係にする。
めには、差動対トランジスタＱ３、Ｑ２、Ｑ１のトラン
ジスタ面積比ｈ：ｍ：ｎを１：１：２の関係にする。
【００５０】トランジスタＱ１のエミッタ面積ｎをｎ＝
２とし、（１）式のＩＳの項を２倍とし、ベース・エミ
ッタ間電圧ＶＢＥ１を１８ｍＶ下げることによりＶＢＥ
２３＝ＶＢＥ１とし、図９の回路特性と同じになるよう
にしている。すなわち、トランジスタ面積比ｈ：ｍ：ｎ
の関係は、ｈ＋ｍ＝ｎの比で構成すればＶＢＥ２３＝Ｖ
ＢＥ１となり、入力電圧ＶＩＮと基準電圧ＶＲＥＦ間に
は電圧オフセットの調整は必要なくなり、回路設計の簡
略化につながる。
２とし、（１）式のＩＳの項を２倍とし、ベース・エミ
ッタ間電圧ＶＢＥ１を１８ｍＶ下げることによりＶＢＥ
２３＝ＶＢＥ１とし、図９の回路特性と同じになるよう
にしている。すなわち、トランジスタ面積比ｈ：ｍ：ｎ
の関係は、ｈ＋ｍ＝ｎの比で構成すればＶＢＥ２３＝Ｖ
ＢＥ１となり、入力電圧ＶＩＮと基準電圧ＶＲＥＦ間に
は電圧オフセットの調整は必要なくなり、回路設計の簡
略化につながる。
【００５１】また、このバイアス設定時は、制御入力端
子１２はオープンＨＩＺの状態を想定しており、各トラ
ンジスタＱ３、Ｑ２、Ｑ１に流れるコレクタ電流ＩＣ
３、ＩＣ２、ＩＣ１の関係は、ＩＣ１＝（ＩＣ２＋ＩＣ
１）の関係になり、出力電流ＩＳＷはＩＳＷ＝ＩＣ１＋
ＩＣ２で得られるため、出力電流ＩＳＷの値はＩＳＷ＝
（３／４）・ＩＯとなる。
子１２はオープンＨＩＺの状態を想定しており、各トラ
ンジスタＱ３、Ｑ２、Ｑ１に流れるコレクタ電流ＩＣ
３、ＩＣ２、ＩＣ１の関係は、ＩＣ１＝（ＩＣ２＋ＩＣ
１）の関係になり、出力電流ＩＳＷはＩＳＷ＝ＩＣ１＋
ＩＣ２で得られるため、出力電流ＩＳＷの値はＩＳＷ＝
（３／４）・ＩＯとなる。
【００５２】差動対回路の入力ダイナミックレンジは、
入力電圧ＶＩＮ、すなわちバイアス電圧と基準電圧ＶＲ
ＥＦ間に４ＶＴ（＝１００ｍＶ）以上の電圧差があれば
コレクタ電流はＩＣ１かＩＣ２３（＝ＩＣ２＋ＩＣ３）
の一方に電流源ＩＯの値すべてが流れ、他方には電流が
流れない特性が知られていることも前に述べた通りであ
る。
入力電圧ＶＩＮ、すなわちバイアス電圧と基準電圧ＶＲ
ＥＦ間に４ＶＴ（＝１００ｍＶ）以上の電圧差があれば
コレクタ電流はＩＣ１かＩＣ２３（＝ＩＣ２＋ＩＣ３）
の一方に電流源ＩＯの値すべてが流れ、他方には電流が
流れない特性が知られていることも前に述べた通りであ
る。
【００５３】ベース電圧ＶＢ３が基準電圧ＶＲＥＦ＋１
００ｍＶ以上の時は、コレクタ電流ＩＣ２３＝ＩＯ（Ｉ
Ｃ２＝ＩＣ３＝ＩＯ／２）、ＩＣ１＝０となる。
００ｍＶ以上の時は、コレクタ電流ＩＣ２３＝ＩＯ（Ｉ
Ｃ２＝ＩＣ３＝ＩＯ／２）、ＩＣ１＝０となる。
【００５４】制御入力端子１３へのハイレベルＨを基準
電圧ＶＲＥＦ＋１００ｍＶ以上に設定すると、出力電流
ＩＳＷはＩＳＷ＝ＩＣ１＋ＩＣ２より（２／４）・ＩＯ
となる。
電圧ＶＲＥＦ＋１００ｍＶ以上に設定すると、出力電流
ＩＳＷはＩＳＷ＝ＩＣ１＋ＩＣ２より（２／４）・ＩＯ
となる。
【００５５】また、入力電圧ＶＩＮが基準電圧ＶＲＥＦ
−１００ｍＶ以下の時はコレクタ電流ＩＣ２３は０（Ｉ
Ｃ２＝ＩＣ３＝０）、ＩＣ１＝（４／４）・ＩＯとな
る。一方、制御入力端子１３へのロウレベルＬを基準電
圧ＶＲＥＦ−１００ｍＶ以下に設定すると、出力電流Ｉ
ＳＷはＩＯとなり、入力論理値の３状態に対し出力も３
状態を得ることが出来る。
−１００ｍＶ以下の時はコレクタ電流ＩＣ２３は０（Ｉ
Ｃ２＝ＩＣ３＝０）、ＩＣ１＝（４／４）・ＩＯとな
る。一方、制御入力端子１３へのロウレベルＬを基準電
圧ＶＲＥＦ−１００ｍＶ以下に設定すると、出力電流Ｉ
ＳＷはＩＯとなり、入力論理値の３状態に対し出力も３
状態を得ることが出来る。
【００５６】ここで、トランジスタＱ３、Ｑ２、Ｑ１の
トランジスタ面積比ｈ：ｍ：ｎを振った場合の入力電圧
（ＨＩＺ、Ｌ、Ｈ）に対する出力電流ＩＳＷの具体的な
値を一例として表１に示す。
トランジスタ面積比ｈ：ｍ：ｎを振った場合の入力電圧
（ＨＩＺ、Ｌ、Ｈ）に対する出力電流ＩＳＷの具体的な
値を一例として表１に示す。
【００５７】
【表１】 入力電圧がオープンＨＩＺの時の出力電流をＩＯＺ、入
力電圧がロウレベルＬの時の出力電流をＩＯＬ、入力電
圧がハイレベルＨの時の出力電流をＩＯＨとする。
力電圧がロウレベルＬの時の出力電流をＩＯＬ、入力電
圧がハイレベルＨの時の出力電流をＩＯＨとする。
【００５８】出力電流ＩＳＷの一般解は次のように表さ
れる。
れる。
【００５９】 ＩＯＺ＝｛（ｍ＋ｎ）／（ｈ＋ｍ＋ｎ）｝・ＩＯ ＩＯＨ＝｛ｍ／（ｈ＋ｍ）｝・ＩＯ ＩＯＬ＝ＩＯ トランジスタ面積比の条件：ｈ＋ｍ＝ｎ 図９の構成であると出力電流のバランスを調整するた
め、入力電圧ＶＩＮと基準電圧ＶＲＥＦ間にオフセット
電圧を持たせる必要があり、数十ｍＶのオフセットを作
る回路設計の複雑さがあった。
め、入力電圧ＶＩＮと基準電圧ＶＲＥＦ間にオフセット
電圧を持たせる必要があり、数十ｍＶのオフセットを作
る回路設計の複雑さがあった。
【００６０】しかし、本形態によるスイッチ回路では、
トランジスタの面積比でバイアス調整ができるためバイ
アス設計の簡略化ができ、また面積比を様々に組み合わ
せることにより出力電流の大きさ、入力電圧に対する出
力電流のステップ幅を変更することができ、応用範囲が
広げられる。
トランジスタの面積比でバイアス調整ができるためバイ
アス設計の簡略化ができ、また面積比を様々に組み合わ
せることにより出力電流の大きさ、入力電圧に対する出
力電流のステップ幅を変更することができ、応用範囲が
広げられる。
【００６１】図１３を参照して、本発明の第６の実施の
形態について説明する。図１３において、本スイッチ回
路は、図１１の出力電流ＩＳＷをトランジスタＱ４、Ｑ
５、Ｑ６、Ｑ７で構成するカレントミラー回路２１で電
流を折り返し取り出し、電流モード回路１１に供給する
構成をとっている。ここで、トランジスタＱ４、Ｑ５は
ＰＮＰトランジスタ、トランジスタＱ６、Ｑ７はＮＰＮ
トランジスタを使用した構成例を示す。
形態について説明する。図１３において、本スイッチ回
路は、図１１の出力電流ＩＳＷをトランジスタＱ４、Ｑ
５、Ｑ６、Ｑ７で構成するカレントミラー回路２１で電
流を折り返し取り出し、電流モード回路１１に供給する
構成をとっている。ここで、トランジスタＱ４、Ｑ５は
ＰＮＰトランジスタ、トランジスタＱ６、Ｑ７はＮＰＮ
トランジスタを使用した構成例を示す。
【００６２】図１４は図１１の変形例であり、図１１の
スイッチ回路におけるトランジスタＱ１、Ｑ２、Ｑ３を
それぞれ、ＰＮＰトランジスタで構成した回路である。
図１５に示されるように、入力電圧ＶＩＮの論理と出力
電流ＩＳＷの関係は、図１１の場合と異なる。入力電圧
がロウレベルＬの時は、出力電流ＩＳＷ＝｛ｍ／（ｈ＋
ｍ）｝・ＩＯである。一方、入力電圧がハイレベルＨの
時は、出力電流ＩＳＷ＝ＩＯとなる。オープンＨＩＺの
時の出力電流ＩＳＷは図１１の場合と同じである。
スイッチ回路におけるトランジスタＱ１、Ｑ２、Ｑ３を
それぞれ、ＰＮＰトランジスタで構成した回路である。
図１５に示されるように、入力電圧ＶＩＮの論理と出力
電流ＩＳＷの関係は、図１１の場合と異なる。入力電圧
がロウレベルＬの時は、出力電流ＩＳＷ＝｛ｍ／（ｈ＋
ｍ）｝・ＩＯである。一方、入力電圧がハイレベルＨの
時は、出力電流ＩＳＷ＝ＩＯとなる。オープンＨＩＺの
時の出力電流ＩＳＷは図１１の場合と同じである。
【００６３】図１６は図１４のスイッチ回路にカレント
ミラー回路２１´を追加した変形例を示す。すなわち、
出力電流ＩＳＷをトランジスタＱ４、Ｑ５で構成するカ
レントミラー回路２１´で電流を折り返すようにした構
成である。特に、ここでは、カレントミラー回路２１´
を構成するトランジスタＱ４、Ｑ５としてＮＭＯＳトラ
ンジスタを使用した例を示している。
ミラー回路２１´を追加した変形例を示す。すなわち、
出力電流ＩＳＷをトランジスタＱ４、Ｑ５で構成するカ
レントミラー回路２１´で電流を折り返すようにした構
成である。特に、ここでは、カレントミラー回路２１´
を構成するトランジスタＱ４、Ｑ５としてＮＭＯＳトラ
ンジスタを使用した例を示している。
【００６４】
【発明の効果】以上の説明で明らかなように、従来の構
成では電流値を可変とするのに可変する個数の電流源を
それに対応するスイッチで切替えているが、本発明の回
路構成によれば１つの制御入力端子に３値論理信号を与
えることにより、１つの出力端子に３通りの出力電流が
得られ、出力端子が接続される電流モード回路の特性を
３通りのモードで動作をさせることができる。また、出
力電流可変用の電流源は１個で構成でき、集積化におい
て有効な構成である。
成では電流値を可変とするのに可変する個数の電流源を
それに対応するスイッチで切替えているが、本発明の回
路構成によれば１つの制御入力端子に３値論理信号を与
えることにより、１つの出力端子に３通りの出力電流が
得られ、出力端子が接続される電流モード回路の特性を
３通りのモードで動作をさせることができる。また、出
力電流可変用の電流源は１個で構成でき、集積化におい
て有効な構成である。
【００６５】加えて、差動対回路を構成する３つのトラ
ンジスタの面積比ｈ：ｍ：ｎの関係をｈ＋ｍ＝ｎと条件
付け、制御入力端子のバイアス電圧と基準電圧のオフセ
ットを解消しバイアス設定の複雑さを解消することがで
きる。
ンジスタの面積比ｈ：ｍ：ｎの関係をｈ＋ｍ＝ｎと条件
付け、制御入力端子のバイアス電圧と基準電圧のオフセ
ットを解消しバイアス設定の複雑さを解消することがで
きる。
【図１】本発明の第１の実施の形態の構成を示した回路
図である。
図である。
【図２】図１の回路の応用例を示した回路図である。
【図３】図１に示されたスイッチ回路の作用を説明する
ための図である。
ための図である。
【図４】図３における３つのトランジスタのコレクタ電
流とベース・エミッタ電圧の関係、及びベース電圧の関
係を説明するための図である。
流とベース・エミッタ電圧の関係、及びベース電圧の関
係を説明するための図である。
【図５】図１の等価回路図である。
【図６】本発明の第２の実施の形態の構成を示した回路
図である。
図である。
【図７】本発明の第３の実施の形態の構成を示した回路
図である。
図である。
【図８】本発明の第４の実施の形態の構成を示した回路
図である。
図である。
【図９】図１のスイッチ回路におけるバイアス設定の問
題点を説明するための回路図である。
題点を説明するための回路図である。
【図１０】図９の回路の入力電圧と出力電流との関係を
示した図である。
示した図である。
【図１１】本発明の第５の実施の形態の構成を示した回
路図である。
路図である。
【図１２】図１１の回路の入力電圧と出力電流との関係
を示した図である。
を示した図である。
【図１３】本発明の第６の実施の形態の構成を示した回
路図である。
路図である。
【図１４】図１１の回路の変形例を示した回路図であ
る。
る。
【図１５】図１４の回路の入力電圧と出力電流との関係
を示した図である。
を示した図である。
【図１６】図１４の回路の変形例を示した回路図であ
る。
る。
【図１７】従来の電流切り替え回路の構成を示した回路
図である。
図である。
１１ 電流モード回路 １２ 制御入力端子 １３ 定電流源 ＳＷ スイッチ回路 ２１、２１´ カレントミラー回路
Claims (10)
- 【請求項１】 １つの制御入力端子と１つの出力端子と
を有すると共に、差動対を構成する少なくとも２つのト
ランジスタと、該少なくとも２つのトランジスタの共通
エミッタ端子に接続された１つの定電流源とを含み、前
記少なくとも２つのトランジスタのうち一方のトランジ
スタのコレクタを前記出力端子に接続することにより、
前記制御入力端子への３値論理制御信号に応じて前記出
力端子から３種類の電流値の出力を可能としたことを特
徴とする３値スイッチ回路。 - 【請求項２】 請求項１記載の３値スイッチ回路におい
て、前記定電流源の電流値がＩＯである時、前記３種類
の電流値は、ＩＯ、（１／２）・ＩＯ、０のいずれかで
あることを特徴とする３値スイッチ回路。 - 【請求項３】 請求項２記載の３値スイッチ回路におい
て、出力側にカレントミラー回路を接続して出力電流を
折り返し、電源ＶＣＣの端子に接続した電流モード回路
に供給するようにしたことを特徴とする３値スイッチ回
路。 - 【請求項４】 請求項１記載の３値スイッチ回路におい
て、前記差動対を構成する２つのトランジスタにトラン
ジスタを１つ追加して３トランジスタ構成とし、前記３
つのトランジスタの全てのエミッタは前記定電流源に接
続し、前記２つのトランジスタのうち他方のトランジス
タと追加のトランジスタのベースは共通で前記制御入力
端子に接続し、前記一方のトランジスタのベースは基準
電圧源に接続し、前記出力端子には前記一方のトランジ
スタのコレクタと前記追加のトランジスタのコレクタを
共通に接続したことを特徴とする３値スイッチ回路。 - 【請求項５】 請求項４記載の３値スイッチ回路におい
て、出力側にカレントミラー回路を接続して出力電流を
折り返し、電源ＶＣＣの端子に接続した電流モード回路
に供給するようにしたことを特徴とする３値スイッチ回
路。 - 【請求項６】 請求項４あるいは５記載の３値スイッチ
回路において、前記定電流源の電流値がＩＯである時、
前記３種類の電流値は、ＩＯ、（２／３）・ＩＯ、（１
／２）・ＩＯのいずれかであることを特徴とする３値ス
イッチ回路。 - 【請求項７】 請求項４あるいは５記載の３値スイッチ
回路において、前記３つのトランジスタの構成比率を
Ａ：Ｂ：Ｃ（但し、Ａ、Ｂ、Ｃは整数）の様に任意に変
化させ、出力電流値を取り出すことを特徴とする３値ス
イッチ回路。 - 【請求項８】 請求項１記載の３値スイッチ回路におい
て、前記差動対を構成する２つのトランジスタＱ１、Ｑ
３に１つのトランジスタＱ２を追加して３トランジスタ
構成とし、前記３つのトランジスタＱ１〜Ｑ３の全ての
エミッタは前記定電流源に接続し、前記２つのトランジ
スタのうち他方のトランジスタＱ３と追加のトランジス
タＱ２のベースは共通で前記制御入力端子に接続し、前
記一方のトランジスタＱ１のベースは基準電圧源に接続
し、前記出力端子には前記一方のトランジスタＱ１のコ
レクタと前記追加のトランジスタＱ２のコレクタを共通
に接続し、前記トランジスタＱ３、Ｑ２、Ｑ１の面積比
をｈ：ｍ：ｎとし、ｈ＋ｍ＝ｎとなるようにしたことを
特徴とする３値スイッチ回路。 - 【請求項９】 請求項８記載の３値スイッチ回路におい
て、前記制御入力端子への入力電圧と前記基準電圧源の
バイアス電圧値が等しいことを特徴とする３値スイッチ
回路。 - 【請求項１０】 請求項８記載の３値スイッチ回路にお
いて、出力側にカレントミラー回路を接続して出力電流
を折り返し、電源ＶＣＣ端子に接続した電流モード回路
に供給するようにしたことを特徴とする３値スイッチ回
路。
Priority Applications (2)
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