JP3387859B2 - 3値スイッチ回路 - Google Patents
3値スイッチ回路Info
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Description
1つの出力端子とを有し、1つの出力端子から3通りの
電流値の出力を得ることのできる3値スイッチ回路に関
する。
回路について説明する。図17において、この電流切り
替え回路は、電流モード回路91に接続された2つの電
流源92、93と、これらの電流源92、93を切り替
えるためのスイッチSW1、SW2とを備えている。電
流源92、93はそれぞれ、IO、IO/2の電流値を
持つ。制御入力端子94にはローレベルあるいはハイレ
ベルの制御入力信号が与えられる。この制御入力信号は
スイッチSW1、SW2の切り替え信号としてインバー
タ95を介してスイッチSW2へ供給され、更にインバ
ータ96を経由してスイッチSW1へ供給される。
91の電流値を変化させて異なる電気特性を得るため
に、電流源を2個用意し、スイッチSW1、SW2で切
り替える構成をとっている。すなわち、2つの電流源9
2、93を、ハイあるいはローレベルの1つの制御入力
信号によりスイッチSW1あるいはスイッチSW2を選
択することにより、電流源92、93のいずれかを選択
できる。
電流切り替え回路では、可変とする電流値の数に対応し
た数の電流源とスイッチとを用意しなければならない。
可能にした3値論理回路が知られている(例えば、実公
平2−6684号)。この3値論理回路は、入力端子に
入力される3種類の電位に応じて3つの出力端子のいず
れかに出力を振り分けるものであり、3つの出力端子が
必要となる。また、3つの出力端子の出力電流は同一で
ある。
力端子に入力される論理値信号により3種類の電流値の
出力を取り出すことのできる3値スイッチ回路を提供す
ることにある。
アス設定の簡略化を実現することにある。
制御入力端子と1つの出力端子とを有すると共に、差動
対を構成する少なくとも2つのトランジスタと、該少な
くとも2つのトランジスタの共通エミッタ端子に接続さ
れた1つの定電流源とを含み、前記少なくとも2つのト
ランジスタのうち一方のトランジスタのコレクタを前記
出力端子に接続することにより、前記制御入力端子への
3値論理制御信号に応じて前記出力端子から3種類の電
流値の出力を可能としたことを特徴とする3値スイッチ
回路が提供される。
する2つのトランジスタにトランジスタを1つ追加して
3トランジスタ構成とし、前記3つのトランジスタの全
てのエミッタは前記定電流源に接続し、前記2つのトラ
ンジスタのうち他方のトランジスタと追加のトランジス
タのベースは共通で前記制御入力端子に接続し、前記一
方のトランジスタのベースは基準電圧源に接続し、前記
出力端子には前記一方のトランジスタのコレクタと前記
追加のトランジスタのコレクタを共通に接続したことを
特徴とする3値スイッチ回路が提供される。
構成する2つのトランジスタQ1、Q3に1つのトラン
ジスタQ2を追加して3トランジスタ構成とし、前記3
つのトランジスタQ1〜Q3の全てのエミッタは前記定
電流源に接続し、前記2つのトランジスタのうち他方の
トランジスタQ3と追加のトランジスタQ2のベースは
共通で前記制御入力端子に接続し、前記一方のトランジ
スタQ1のベースは基準電圧源に接続し、前記出力端子
には前記一方のトランジスタQ1のコレクタと前記追加
のトランジスタQ2のコレクタを共通に接続し、前記ト
ランジスタQ3、Q2、Q1の面積比をh:m:nと
し、h+m=nとなるようにしたことを特徴とする3値
スイッチ回路が提供される。
カレントミラー回路を接続して出力電流を折り返し、電
源VCCの端子に接続された電流モード回路に供給する
ようにしても良い。
成し、かつ1つの制御入力端子に3つの論理モードの入
力を与え、1つの出力端子より3通りの電流値を取り出
す構成である。このことより、機能効率、集積効率の良
い回路を得ることができる。
は、1制御入力端子、1出力端子の構成で、制御入力端
子に3値論理制御信号を印加することにより、出力端子
には入力論理値に応じ3通りの電流値を取り出すことを
特徴とする電圧制御電流出力回路であり、出力電流は3
値スイッチ回路を構成する電流源1個の値を分割し得る
回路構成である。
ッチ回路を構成する差動対の3つのトランジスタの面積
比h:m:nをh+m=nと条件付けし、スイッチ回路
のバイアス設定の簡略化を実現することができる。
(以下、スイッチ回路と呼ぶ)の基本構成を図1に示
す。図1において、このスイッチ回路SWは、電流モー
ド回路11の電流値ISWを可変とすることにより、特
性を変化させることができるように構成されている。こ
のために、スイッチ回路SWは、1つの制御入力端子1
2と、1つの出力端子と、3つのトランジスタQ1、Q
2、Q3と、定電流源13とを含む。制御入力端子12
にはロウレベルL、ハイレベルH、オープンHIZの3
論理値が入力され、出力端子からは定電流源13の電流
値IOを基準とし、IO、(2/3)・IO、(1/
3)・IOの比率で電流を出力することができるように
構成されている。なお、入力の3値論理は3ステート出
力バッファから得られることを想定している。また、I
1、I2を付された定電流源は、トランジスタQ1、Q
3のバイアスを決めるための電流源であり、出力電流可
変用の定電流源13とは別の機能を持つ。また、出力端
子は、トランジスタQ1のコレクタと電流モード回路1
1との間に設定される。
Q61、Q62から成る差動対アンプの電流値を可変さ
せて電圧ゲインを可変させる構成である。
を説明する。出力電流ISWは、ISW=IC1+IC
2で表される。IC1、IC2、及びIC3の定性的な
関係について説明する。なお、IC1、IC2、IC3
はそれぞれ、トランジスタQ1、Q2、Q3のコレクタ
電流を表す。
力がオープンHIZの場合)は、IC1=IC2=IC
3=(1/3)・IOになるようにトランジスタQ1の
ベース電圧(基準電圧VREF)とトランジスタQ2、
Q3のベース電圧(VB3)をVB3=VREF−18
(mV)に設定する。
は、出力電流ISW=(2/3)・IOが得られる。
REF+100mV)が印加された場合、トランジスタ
Q1のみがオフとなり、IC2=IC3=(1/2)・
IOとなり、出力電流ISW=(1/2)・IOが得ら
れる。
F―100mV)が印加された場合には、トランジスタ
Q2、Q3がオフとなり、IC1=IOとなり、出力電
流ISW=IOとなる。
の電流出力が得られる。
各コレクタ電流IC1、IC2、IC3、及び各ベース
・エミッタ電圧VBE1、VBE2、VBE3の関係、
ベース電圧VB3とVREFの関係を図4を用いて説明
する。
18(mV)の時、IC1=IC2=IC3となる理由
は以下の通りである。
が共通で定電流源13に接続され、かつトランジスタQ
2、Q3のベースが共通であることにより、トランジス
タQ1とトランジスタ(Q2、Q3)で構成するトラン
ジスタ比が1:2の不平衡差動対回路となる。
圧VBE1、コレクタ電流IC1とトランジスタ(Q
2、Q3)のベース・エミッタ間電圧VBE23(VB
E2=VBE3)、コレクタ電流IC23(=IC2+
IC3)の関係は以下のように表される。
とVBE23の関係は、上記(1)、(2)式より、 VBE23=VBE1−18(mV) (3) (3)式より、IC1=IC23(=IC2+IC3)
に設定するには、トランジスタQ2、Q3のベース電圧
VB3はトランジスタQ1のベース電圧VREFより、
18(mV)低くバイアス設定すれば良いことが判る。
(約25mV@300K)であり、K:ボルツマン定
数、T:絶対温度、q:電子の電荷量、ln:対数であ
る。
ジとしては、バイアス電圧VB3とVREF間に4VT
(100mV)以上の電圧差があれば、コレクタ電流は
IC1かIC23(=IC2+IC3)の一方に定電流
源13の電流値IOのすべてが流れ、他方には電流が流
れない特性が周知である(例えば、日経マグロウヒル
社”半導体回路設計技術”の254頁 昭和62年4月
4日第1版発行)。
mV)以上の時は、IC23=IO(IC2=IC3=
IO/2)、IC1=0となる。
00mV)以上に設定すると、出力電流ISWは、IS
W=(IC1+IC2)より、(1/2)・IOとな
る。
100mV)以下の時は、コレクタ電流IC23は0
(IC2=IC3=0)、コレクタ電流IC1=IOと
なる。制御入力のロウレベルLを(VREF−100m
V)以下と設定すると、出力電流ISWはIOとなる。
している。
の形態について説明する。本形態と図1の形態との違い
は、出力電流をトランジスタQ4〜Q7で構成されるカ
レントミラー回路で折り返し、電源VCCの端子に接続
された電流モード回路11に供給する構成を備えた点で
ある。この形態の特徴は、図1の構成と比較し電流モー
ド回路11を低電圧で動作させることができることであ
る。
の形態について説明する。図1のトランジスタ構成で
は、トランジスタ比率Q1:Q2:Q3=1:1:1の
構成であるが、本形態ではQ1:Q2:Q3=1:0:
1の構成としている。すなわち、図1のスイッチ回路S
WにおけるトランジスタQ2が省略されている。その結
果、入力論理に応じて、出力電流ISWはIO(制御入
力:ロウレベルL)、(1/2)・IO(制御入力:オ
ープンHIZ)、0(ゼロ)(制御入力:ハイレベル
H)の3種類が得られ、0(ゼロ)電流のモード時は回
路に電流を供給しないためスタンバイモードとして用い
ることができる特徴を有する。
の形態について説明する。この実施の形態は、図7のス
イッチ回路に図6のカレントミラー回路を組み合わせた
例である。すなわち、出力電流をトランジスタQ4〜Q
7で構成されるカレントミラー回路で折り返し、電流モ
ード回路11に供給するように構成され、図6のスイッ
チ回路SWにおけるトランジスタQ2を省略している。
その結果、入力論理に応じて、出力電流ISWはIO
(制御入力:ロウレベルL)、(1/2)・IO(制御
入力:オープンHIZ)、0(ゼロ)(制御入力:ハイ
レベルH)の3種類が得られる。
Q2、Q1の面積比を、h(Q3):m(Q2):n
(Q1)=1:1:1とした場合について示している。
図9のスイッチ回路は、前に述べたように、トランジス
タQ1、Q2、Q3のエミッタが共通で定電流源13に
接続され、かつトランジスタQ2、Q3のベースが共通
であることにより、トランジスタQ1とトランジスタ
(Q2、Q3)で構成するトランジスタ比が1:2の不
平衡差動対回路である。
レベルL、ハイレベルH、オープンHIZの場合に、出
力端子においてそれぞれ得られる出力電流ISWの値を
示している。
3(=IC2+IC3)に設定するにはトランジスタQ
2、Q3のベース電圧VB3は、トランジスタQ1のべ
ース電圧(基準電圧)VREFよりも、18mV低くバ
イアス設定しなければならない。
スタ(Q2、Q3)のトランジスタ面積比対バイアスオ
フセット電圧の値を示す。1:2の時バイアスオフセッ
トは18mV、1:3の時は28.5mV、1:4の時
は36.0mV、1:5の時は41.8mVとなる。
決定する電流値I1、I2の定電流源、抵抗R1、R2
の共通化が計れない複雑さが生じるデメリットがある。
ットを改良した本発明の第5の実施の形態について説明
する。図11において、本スイッチ回路は、1つの制御
入力端子12(入力電圧VIN)と1つの出力端子(出
力電流ISW)を有する。制御入力端子12にはロウレ
ベルL、ハイレベルH、オープンHIZの3論理値が入
力される。一方、トランジスタQ1のコレクタ端子側に
設定される出力端子の出力電流ISWは、トランジスタ
Q3、Q2、Q1の各面積比h:m:nの構成により、
定電流源13の電流値をIOとすると、IO、{m/
(h+m)}・IO、{(m+n)/(h+m+n)}
・IOを出力できる構成である。
力バッファから得られることを想定している。
入力がオープンHIZ(入力電圧VIN=基準電圧VR
EF)の時の、出力電流ISW={(m+n)/(h+
m+n)}・IOを基準としており、制御入力端子12
にロウレベルL、ハイレベルHが印可されたとき、出力
電流ISWはそれぞれ、IOと{m/(h+m)}・I
Oを等間隔で電流を可変出力する構成である。
は、入力論理がオープンHIZの時、各トランジスタQ
1、Q2、Q3のコレクタ電流IC1、IC2、IC3
が同一になるようにする必要があるため(入力論理に対
し等間隔で電流を変化させるため)、本形態ではトラン
ジスタ面積比h:m:nはh+m=nの構成で具現化
し、差動対トランジスタのベース・エミッタ間電圧(V
BE23とVBE1)に差が生じないようにし、バイア
ス電圧を決める抵抗R1、R2、電流値I1、I2の定
電流源の値I1、I2を同一値で構成し、シンプルな構
成で入力電圧VIN=基準電圧VREFに設定できるよ
うにした。
9に示されたスイッチ回路との比較説明を行う。特性を
同一とするため、本形態によるスイッチ回路の差動対の
トランジスタ面積比をh(Q3):m(Q2):n(Q
1)=1:1:2とした状態と、前に述べたように差動
対の入力間にオフセットバイアス18mVを必要とする
図9の構成(トランジスタ面積比h:m:n=1:1:
1)を用いる。
決定する電流値I1、I2の定電流源、抵抗R1、R2
の共通化が計れない複雑さが生じるデメリットがあるこ
とは前述した通りである。
は、上記のバイアスオフセット調整を無くし回路の簡略
化を目指すため、スイッチ回路を構成する差動対トラン
ジスタQ3、Q2、Q1のトランジスタ面積比h:m:
nの関係をh+m=nの関係で回路を構成することによ
り、バイアス設定の簡略化を実現している。
めには、差動対トランジスタQ3、Q2、Q1のトラン
ジスタ面積比h:m:nを1:1:2の関係にする。
2とし、(1)式のISの項を2倍とし、ベース・エミ
ッタ間電圧VBE1を18mV下げることによりVBE
23=VBE1とし、図9の回路特性と同じになるよう
にしている。すなわち、トランジスタ面積比h:m:n
の関係は、h+m=nの比で構成すればVBE23=V
BE1となり、入力電圧VINと基準電圧VREF間に
は電圧オフセットの調整は必要なくなり、回路設計の簡
略化につながる。
子12はオープンHIZの状態を想定しており、各トラ
ンジスタQ3、Q2、Q1に流れるコレクタ電流IC
3、IC2、IC1の関係は、IC1=(IC2+IC
1)の関係になり、出力電流ISWはISW=IC1+
IC2で得られるため、出力電流ISWの値はISW=
(3/4)・IOとなる。
入力電圧VIN、すなわちバイアス電圧と基準電圧VR
EF間に4VT(=100mV)以上の電圧差があれば
コレクタ電流はIC1かIC23(=IC2+IC3)
の一方に電流源IOの値すべてが流れ、他方には電流が
流れない特性が知られていることも前に述べた通りであ
る。
00mV以上の時は、コレクタ電流IC23=IO(I
C2=IC3=IO/2)、IC1=0となる。
電圧VREF+100mV以上に設定すると、出力電流
ISWはISW=IC1+IC2より(2/4)・IO
となる。
−100mV以下の時はコレクタ電流IC23は0(I
C2=IC3=0)、IC1=(4/4)・IOとな
る。一方、制御入力端子13へのロウレベルLを基準電
圧VREF−100mV以下に設定すると、出力電流I
SWはIOとなり、入力論理値の3状態に対し出力も3
状態を得ることが出来る。
トランジスタ面積比h:m:nを振った場合の入力電圧
(HIZ、L、H)に対する出力電流ISWの具体的な
値を一例として表1に示す。
力電圧がロウレベルLの時の出力電流をIOL、入力電
圧がハイレベルHの時の出力電流をIOHとする。
れる。
め、入力電圧VINと基準電圧VREF間にオフセット
電圧を持たせる必要があり、数十mVのオフセットを作
る回路設計の複雑さがあった。
トランジスタの面積比でバイアス調整ができるためバイ
アス設計の簡略化ができ、また面積比を様々に組み合わ
せることにより出力電流の大きさ、入力電圧に対する出
力電流のステップ幅を変更することができ、応用範囲が
広げられる。
形態について説明する。図13において、本スイッチ回
路は、図11の出力電流ISWをトランジスタQ4、Q
5、Q6、Q7で構成するカレントミラー回路21で電
流を折り返し取り出し、電流モード回路11に供給する
構成をとっている。ここで、トランジスタQ4、Q5は
PNPトランジスタ、トランジスタQ6、Q7はNPN
トランジスタを使用した構成例を示す。
スイッチ回路におけるトランジスタQ1、Q2、Q3を
それぞれ、PNPトランジスタで構成した回路である。
図15に示されるように、入力電圧VINの論理と出力
電流ISWの関係は、図11の場合と異なる。入力電圧
がロウレベルLの時は、出力電流ISW={m/(h+
m)}・IOである。一方、入力電圧がハイレベルHの
時は、出力電流ISW=IOとなる。オープンHIZの
時の出力電流ISWは図11の場合と同じである。
ミラー回路21´を追加した変形例を示す。すなわち、
出力電流ISWをトランジスタQ4、Q5で構成するカ
レントミラー回路21´で電流を折り返すようにした構
成である。特に、ここでは、カレントミラー回路21´
を構成するトランジスタQ4、Q5としてNMOSトラ
ンジスタを使用した例を示している。
成では電流値を可変とするのに可変する個数の電流源を
それに対応するスイッチで切替えているが、本発明の回
路構成によれば1つの制御入力端子に3値論理信号を与
えることにより、1つの出力端子に3通りの出力電流が
得られ、出力端子が接続される電流モード回路の特性を
3通りのモードで動作をさせることができる。また、出
力電流可変用の電流源は1個で構成でき、集積化におい
て有効な構成である。
ンジスタの面積比h:m:nの関係をh+m=nと条件
付け、制御入力端子のバイアス電圧と基準電圧のオフセ
ットを解消しバイアス設定の複雑さを解消することがで
きる。
図である。
ための図である。
流とベース・エミッタ電圧の関係、及びベース電圧の関
係を説明するための図である。
図である。
図である。
図である。
題点を説明するための回路図である。
示した図である。
路図である。
を示した図である。
路図である。
る。
を示した図である。
る。
図である。
Claims (10)
- 【請求項1】 1つの制御入力端子と1つの出力端子と
を有すると共に、差動対を構成する少なくとも2つのト
ランジスタと、該少なくとも2つのトランジスタの共通
エミッタ端子に接続された1つの定電流源とを含み、前
記少なくとも2つのトランジスタのうち一方のトランジ
スタのコレクタを前記出力端子に接続することにより、
前記制御入力端子への3値論理制御信号に応じて前記出
力端子から3種類の電流値の出力を可能としたことを特
徴とする3値スイッチ回路。 - 【請求項2】 請求項1記載の3値スイッチ回路におい
て、前記定電流源の電流値がIOである時、前記3種類
の電流値は、IO、(1/2)・IO、0のいずれかで
あることを特徴とする3値スイッチ回路。 - 【請求項3】 請求項2記載の3値スイッチ回路におい
て、出力側にカレントミラー回路を接続して出力電流を
折り返し、電源VCCの端子に接続した電流モード回路
に供給するようにしたことを特徴とする3値スイッチ回
路。 - 【請求項4】 請求項1記載の3値スイッチ回路におい
て、前記差動対を構成する2つのトランジスタにトラン
ジスタを1つ追加して3トランジスタ構成とし、前記3
つのトランジスタの全てのエミッタは前記定電流源に接
続し、前記2つのトランジスタのうち他方のトランジス
タと追加のトランジスタのベースは共通で前記制御入力
端子に接続し、前記一方のトランジスタのベースは基準
電圧源に接続し、前記出力端子には前記一方のトランジ
スタのコレクタと前記追加のトランジスタのコレクタを
共通に接続したことを特徴とする3値スイッチ回路。 - 【請求項5】 請求項4記載の3値スイッチ回路におい
て、出力側にカレントミラー回路を接続して出力電流を
折り返し、電源VCCの端子に接続した電流モード回路
に供給するようにしたことを特徴とする3値スイッチ回
路。 - 【請求項6】 請求項4あるいは5記載の3値スイッチ
回路において、前記定電流源の電流値がIOである時、
前記3種類の電流値は、IO、(2/3)・IO、(1
/2)・IOのいずれかであることを特徴とする3値ス
イッチ回路。 - 【請求項7】 請求項4あるいは5記載の3値スイッチ
回路において、前記3つのトランジスタの構成比率を
A:B:C(但し、A、B、Cは整数)の様に任意に変
化させ、出力電流値を取り出すことを特徴とする3値ス
イッチ回路。 - 【請求項8】 請求項1記載の3値スイッチ回路におい
て、前記差動対を構成する2つのトランジスタQ1、Q
3に1つのトランジスタQ2を追加して3トランジスタ
構成とし、前記3つのトランジスタQ1〜Q3の全ての
エミッタは前記定電流源に接続し、前記2つのトランジ
スタのうち他方のトランジスタQ3と追加のトランジス
タQ2のベースは共通で前記制御入力端子に接続し、前
記一方のトランジスタQ1のベースは基準電圧源に接続
し、前記出力端子には前記一方のトランジスタQ1のコ
レクタと前記追加のトランジスタQ2のコレクタを共通
に接続し、前記トランジスタQ3、Q2、Q1の面積比
をh:m:nとし、h+m=nとなるようにしたことを
特徴とする3値スイッチ回路。 - 【請求項9】 請求項8記載の3値スイッチ回路におい
て、前記制御入力端子への入力電圧と前記基準電圧源の
バイアス電圧値が等しいことを特徴とする3値スイッチ
回路。 - 【請求項10】 請求項8記載の3値スイッチ回路にお
いて、出力側にカレントミラー回路を接続して出力電流
を折り返し、電源VCC端子に接続した電流モード回路
に供給するようにしたことを特徴とする3値スイッチ回
路。
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JP2004328545A (ja) | 2003-04-25 | 2004-11-18 | Sharp Corp | デコード回路ならびにそれを用いるディスク記録/再生装置の受光アンプ回路および光学ピックアップ |
US20060131963A1 (en) * | 2004-12-20 | 2006-06-22 | Katrak Kerfegar K | Methods and systems for robust switching using multi-state switch contacts |
JP4288355B2 (ja) * | 2006-01-31 | 2009-07-01 | 国立大学法人北陸先端科学技術大学院大学 | 三値論理関数回路 |
US8269661B2 (en) * | 2010-10-14 | 2012-09-18 | Texas Instruments Incorporated | Pipelined ADC having a three-level DAC elements |
CN102916687B (zh) * | 2012-09-27 | 2015-07-08 | 浙江工商大学 | 基于cmos工艺的三值时钟发生器 |
Family Cites Families (7)
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---|---|---|---|---|
JPS5643825A (en) * | 1979-09-19 | 1981-04-22 | Toshiba Corp | Schmitt trigger circuit |
GB8807445D0 (en) | 1988-03-28 | 1988-05-05 | Allied Colloids Ltd | Pulp dewatering process |
US4951003A (en) * | 1988-06-03 | 1990-08-21 | U.S. Philips Corp. | Differential transconductance circuit |
US5021744A (en) * | 1989-02-14 | 1991-06-04 | U.S. Philips Corporation | Differential amplifier with differential or single-ended output |
US5113146A (en) * | 1990-03-21 | 1992-05-12 | U.S. Philips Corp. | Amplifier arrangement |
JP2908282B2 (ja) * | 1995-05-22 | 1999-06-21 | 日本電気移動通信株式会社 | 両波整流回路 |
JP3517048B2 (ja) * | 1996-02-02 | 2004-04-05 | 株式会社東芝 | 出力回路装置 |
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