KR900008361B1

KR900008361B1 - 이득제어 수단을 구비한 전류 미러형 증폭회로

Info

Publication number: KR900008361B1
Application number: KR1019870007623A
Authority: KR
Inventors: 히로시 다니까와
Original assignee: 도오꼬오 가부시끼가이샤; 도이다 마꼬또
Priority date: 1986-07-16
Filing date: 1987-07-15
Publication date: 1990-11-17
Also published as: JPH0556684B2; KR880002320A; JPS6324707A

Abstract

내용 없음.

Description

이득제어 수단을 구비한 전류 미러형 증폭회로

제1도는 본 발명에 따른 이득제어 수단을 구비한 전류 미러형 증폭회로의 실시예를 도시한 도면.

제2도는 종래의 전류 미러 회로를 사용한 증폭회로도.

* 도면의 주요부분에 대한 설명

1,2 : 입력단자 3 : 출력단자

4 : 전원단자 5 : 접지단자

6 : 가변전류원 회로 7 : 정전류원

8 내지 12 : 전류미러회로 Q1 내지 Q13 : 트랜지스터

R1 : 저항

본 발명은, 전류 미러 회로를 사용한 증폭 회로에 관한 것으로서, 특히 반도체 집적회로에 적합한 이득제어 수단을 구비한 전류 미러형 증폭회로에 관한 것이다.

제2도는, 다이오드 접속된 트랜지스터 Q20와 트랜지스터 Q21로 이루어지는 전류 미러 회로와 입력 신호원(22)과 가변 저항 R로 형성된 증폭회로이며, 도면번호(3)은 출력단자, (21)은 전원단자이며, (20)은 가변 전류원이다. 가변 전류원(20)에서 가변 전류 I를 트랜지스터 Q20의 이미터측에 접속된 저항 R에 공급하므로서, 저항 R의 단자간 전압 V가 변동하여, 트랜지스터 Q21의 베이스 전압이 가변되므로서 전류 미러 회로의 이득이 변화하여 출력 전류 I₂가 가변된다.

제2도에 도시한 바와같이, 신호전류, 출력전류를 각각 I₁, I₂라 하면,

I₁=I_s·A₁………………………………………………………… (1)

I₂=I_s·A₂………………………………………………………… (2)

로 표시된다.

단, A₁,A₂는, A₁=expV_BE1/Vt, A₂=expV_BE2/VT의 관계에 있으며, V_BE1, V_BE2는, 각각 트랜지스터 Q20,Q21의 베이스 이미터 전압이다. 또한, V_T는 KT/q로 표시되는 열전압(K는 볼쯔만 상수, q는 전자의 전하, T는 절대온도)이며, Is는 역방향 포화전류이다.

또한, 다이오드 접속된 트랜지스터 Q20,Q21의 베이스 이미터 전압을 각각 V_BE1,V_BE2로 하고, 저항 R의 단자간의 전압을 V라 하면, 다음과 같이 표시된다.

V_BE2=V_BE1＋V ………………………………………………………… (3)

또한, 신호전류 I₁과 출력전류 I₂와의 관계는 (1),(2),(3)식에서, 다음과 같이 표시된다.

I₂=I₁·A ……………………………………………………………… (4)

단, A는 A=expV_BE/V_T이다. 또한, 트랜지스터 Q20,Q21의 베이스 이미터간 전압은, 동일 반도체 기판에 형성되는 경우, 거의 동일한 것으로 가정하여 V_BE라 표시된다.

따라서, 출력 전류 I₂는 입력전류 I₁의 A배로 설정된다. 즉, 저항 R의 단자간 전압 V를 가변하므로서, 그 단자간 전압 V가 조정되어 소정의 이득으로 설정된다.

그러나, 이와같은 제2도의 전류 미러형 증폭회로에서는, 저항 R에 공급되는 신호전류 I₁의 변동에 따라, 저항의 단자간 전압이 변동하는 결점이 있으며, 따라서, 신호 전류 I₁의 변동에 따라 전류 미러 회로의 이득이 변동하여, 출력에서 왜곡이 생기는 결점이 있으므로 개선의 여지가 있었다.

또한, 이득제어 수단을 구비한 전류 증폭회로를 1V 이하의 저전압원에서 안정하게 작동시켜서 소정의 증폭률을 얻으려고 하는 것도 곤란한 면이 있었다.

본 발명은, 상기하는 바와같은 문제점을 해결하기 위한 것으로 그 목적은 입력 신호원에 의해서 이득이 변동되지 않고 이득제어가 용이한 전류 미러형 증폭회로를 제공하는 것이다.

본 발명의 다른 목적은, 저전압으로 동작하는 이득제어 수단을 구비한 전류 미러형 증폭회로를 제공하는 것이다.

본 발명의 이득제어 수단을 구비한 전류 미러형 증폭회로는, 트랜지스터 Q1와 다이오드 접속된 트랜지스터 Q2로 이루어지는 전류 미러 회로(8)와, 전류 미러 회로(8)의 전류원용의 트랜지스터 Q3,Q4와, 트랜지스터 Q2의 이미터에 접속된 저항 R1과, 트랜지스터 Q2의 이미터와 저항 R1과의 접속점에 접속된 이득제어를 위한 가변전류원 회로(6)와, 트랜지스터 Q2와 트랜지스터 Q4와의 접속점에 입력 신호가 입력되는 입력단자(1)와, 트랜지스터 Q1,Q3의 접속점을 출력단자(3)에 접속하고, 저항 R1에 접속된 전류원 회로를 구비하고, 그 전류원 회로에 입력단자(2)가 구비되어, 그 입력 단자(2)에 입력단자(1)에서 공급되는 입력 신호와 위상 반전된 입력 신호를 입력하여 신호성분을 소거시킴으로써, 바이어스 전압의 변동을 방지하여, 이득이 변동되는 것을 방지한 것이다.

본 발명의 전류 미러형 증폭회로에 대해서 제1도의 실시예에 의거하여 설명한다.

제1도에서 도면번호(1),(2)는 서로 위상 반전된 입력 신호와 부가되는 입력단자, (3)는 출력단자, (4)는 전원단자, (5)는 접지 단자이다. (6)은 이득을 제어하기 위한 가변 전류원 회로, (7)은 정전류원 회로, (8) 내지 (12)는 전류미러 회로이다. 전류 미러 회로(8)는 트랜지스터 Q1와 다이오드 접속된 트랜지스터 Q2에서 헝성이 되고, 전류 미러 회로(8)의 전류원용 트랜지스터 Q3,Q4는, 다이오드 접속된 트랜지스터 Q5,Q6와 함께 각각 전류 미러 회로(9),(10)를 형성하고 있다. 트랜지스터 Q5,Q6의 콜렉터·베이스가 트랜지스터 Q12,Q11의 콜렉터에 접속된다. 트랜지스터 Q11,Q12는 트랜지스터 Q10와 다이오드 접속된 트랜지스터 Q13과 함께 전류 미러 회로(12)를 형성하고 있다. 트랜지스터 Q7,Q8는 전류 미러 회로(12)를 형성하여, 트랜지스터 Q7의 콜렉터가 다이오드 접속된 트랜지스터 Q9의 콜렉터에 접속되고, 전류원 회로를 형성하여 미러 전류 I₁가 저항 R1에 흐르도록 한다. 트랜지스터 Q7와 Q9는 입력단자(2)에서 입력신호 전류가 중첩되는 전류원 회로이다. 또한, 다이오드 접속된 트랜지스터 Q8의 베이스 콜렉터가 트랜지스터 Q10의 콜렉터에 접속된다. 트랜지스터 Q2 및 Q9 내지 Q11의 이미터가 공통 접속되어서 저항 R1에 접속된다.

이와같은 전류 미러형 증폭 회로에 있어서는, 입력단자(1)에서 입력신호 전류(±I_1N)가 입력되고, 입력단자(2)에서 입력신호 전류(±I_1N)와는 위상이 반전하여, 또한 동기 입력신호 전류(±I_1N)가 입력된다. 한편, 다이오드 접속된 트랜지스터 Q2,Q9에는, 저항 R1에 의해 제한된 미러 전류 I₁가 각각 전류 미러 회로(11)와 전류 미러 회로(10),(12)를 거쳐서 공급된다. 입력단자(1),(2)에서 공급되는 입력 신호는, 그들의 미러 전류 I₁에 중첩되어서, (I₁±I_1N),(I₁

I_1N)의 전류가 다이오드 접속된 트랜지스터 Q2와 Q9의 순방향 전류로서 공급된다. 따라서, 트랜지스터 Q2,Q9 내지 Q11와 저항 R1과의 접속점 p에서는, 서로 위상 반전된 입력신호 성분(

I_1N),(±I_1N)이 상쇄되어서 직류 성분 I₁만이 저항 R₁으로 흐른다. 따라서, p점에 가변 전류원 회로(6)에서 I_v의 이득제어 전류가 공급되면, 저항 R1에는, (I₁+I_v)의 전류가 흐른다. 따라서, 저항 R1의 단자간에는, (I₁+I_v)R1의 단자간 전압 V이 생기게 된다. 이 단자간 전압(I₁+I_v)R1이 트랜지스터 Q1의 바이어스 전압으로 되어, 가변 전류 I_v의 변동에 따라서 저항 R1의 단자간 전압이 변동하여 전류 미러 회로(8)의 이득이 설정된다. 또는, 저항 R1의 단자간 전압(트랜지스터 Q1의 바이어스 전압)은, 신호 성분이 상쇄하므로, 바이어스 전압이 변동하는 일이 없고, 가변 전류원(6)으로부터의 제어 전류 I_v가 일정하면, 전류 미러 회로(8)의 이득은 일정하다. 물론, 제어 전류 I_v를 가변하면, 전류 미러 회로의 이득은, 출력 신호를 왜곡하는 일이 없이 제어할 수가 있다.

또한, 본 발명에 따르는 전류 미러형의 증폭회로의 출력전류 I_OUT는, 제2도의 종래예에서 설명을 한 바와같이, ±I_1N·A로 표시된다.

또한, 본 발명의 전류 미러형 증폭회로에서는, 트랜지스터의 포화전압 V_CE(Sat)과 트랜지스터의 V_BE와 저항 R1의 단자간의 전압 V에 의해 구성되어 있기 때문에 약 0.9V로 충분하게 동작하는 것이며, 저 전압원에 효과적인 것이다.

본 발명의 이득제어 수단을 구비한 전류 미러형 증폭회로는, 1V 이하의 저전압 전원 V_CC로 사용 가능한 것이며, 이와같은 회로는, 입력 신호의 진폭에 의해 이득이 변동하는 일이 없고, 출력에 왜곡을 발생시키는 일도 없는 개선된 이득 제어 수단을 구비한 전류 미러형 증폭회로이며, 음항용의 증폭회로로서 매우 유효하다.

또한, 본 발명의 이득제어 수단을 구비한 전류 미러형 증폭회로는, 이득제어 회로를 비롯, 저전압용의 전자 볼륨이나 감쇠기등의 반도체 접적회로에 가장 적합한 회로이다.

Claims

제1트랜지스터(Q1)와 다이오드 접속된 제2트랜지스터(Q2)로 된 제1전류 미러 회로(8)에 전류원용의 제3 및 제4트랜지스터(Q3,Q4)가 각각 접속되고, 상기 제3 및 제4트랜지스터(Q3,Q4)와 이들을 각각 바이패스하는 다이오드 접속된 제5, 제6트랜지스터(Q5,Q6)에 의해 각각 제2 및 제3전류 미러 회로(9,10)가 형성되고, 다이오드 접속된 제5 및 제6트랜지스터(Q5,Q6)가 제4전류 미러 회로(11)의 출력단의 트랜지스터(Q12,Q11)에 각각 접속되며, 제7트랜지스터(Q7)와 다이오드 접속된 제8트랜지스터(Q8)에 의해 제5트랜지스터 회로(12)가 형성되며, 제5전류 미러 회로(12)는 다이오드 접속된 제9트랜지스터(Q9) 및 제4전류 미러 회로(11)의 출력단의 트랜지스터(Q10)에 각각 접속되며, 다이오드 접속된 제2 및 제9트랜지스터(Q2,Q9) 및 제4전류 미러 회로(11)의 출력 트랜지스터(Q10,Q11)의 이미터는 공통 접속된 저항(R1)과 가변 전류원 회로(6)에 접속되며, 다이오드 접속된 제2트랜지스터(Q2)와, 제4트랜지스터(Q4)와의 접속점에 제1입력단자(1)가 접속되며, 다이오드 접속된 제9트랜지스터(Q9)와 제7트랜지스터(Q7)와의 접속점에 제2입력단자가 접속되며, 제1트랜지스터(Q1)과 제3트랜지스터(Q3)와의 접속점에 출력단자(3)에 접속되며, 가변 전류원 회로(6)로부터 저항(R1)에 공급된 전류를 가변함으로서 소정의 이득을 얻는 것을 특징으로 하는 이득제어 수단을 구비한 전류 미러형 증폭회로.